RU202224U1 - Реконфигурируемый кодер полярных кодов 5g сетей - Google Patents
Реконфигурируемый кодер полярных кодов 5g сетей Download PDFInfo
- Publication number
- RU202224U1 RU202224U1 RU2020139560U RU2020139560U RU202224U1 RU 202224 U1 RU202224 U1 RU 202224U1 RU 2020139560 U RU2020139560 U RU 2020139560U RU 2020139560 U RU2020139560 U RU 2020139560U RU 202224 U1 RU202224 U1 RU 202224U1
- Authority
- RU
- Russia
- Prior art keywords
- encoder
- inputs
- outputs
- multiplexers
- stage
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
Landscapes
- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
Полезная модель относится к электротехнике, к области цифровой обработки сигналов (ЦОС). Техническим результатом полезной модели является создание реконфигурируемого кодера полярных кодов 5G сетей с увеличенным быстродействием и с меньшими аппаратными затратами, за счет использования одного массива памяти из N элементов, N/2 сумматоров XOR, а также за счет отсутствия мультиплексоров, вследствие отсутствия необходимости перенастройки коммутации с каждым тактом. 1 н.п. ф-лы, 3 ил.
Description
Полезная модель относится к электротехнике, к области цифровой обработки сигналов (ЦОС), а именно к реконфигурируемым кодерам полярных кодов 5G сетей и может применяться в устройствах кодирования полярными кодами.
Одним из главных методов повышения надежности и эффективности передачи данных является помехоустойчивое кодирование. Полярные коды достигают границы Шеннона двоичного симметричного канала без памяти и к настоящему времени являются наиболее эффективными. Их применяют в том числе в сетях пятого поколения 5G, что требует от устройств кодирования реконфигурируемость по длине и скорости кода.
Широко распространена схема кодера с несколькими стадиями в количестве log2(N), где N – длина кода. При этом каждая стадия отличается уникальной схемой коммутации входящих и исходящих узлов. Структурно схема кодера очень похожа на схему вычисления быстрого преобразования Фурье с отличием в вычислительных узлах. Основной вычислительный узел кодера – сумматор по модулю два, в аппаратной реализации элемент XOR - «исключающее ИЛИ». Аппаратная реализация таких устройств требует достаточно сложной схемы коммутации от стадии к стадии, что увеличивает количество аппаратных ресурсов, а также критический путь схемы, а значит, снижает быстродействие. Для систем телекоммуникаций пятого поколения (5G) крайне важно высокое быстродействие и возможность изменять длину кода и исправляющую способность (в купе скорость кода).
Известна (патент EP3598674, 2018.03.24, Encoding Method, Decoding Method, Apparatus and Device) схема кодера с разной структурой коммутации от стадии к стадии.
Недостатком данного кодера являются увеличенные аппаратные затраты, вследствие наличия большого количества мультиплексоров.
Наиболее близким к заявленной полезной модели является кодер, описанный в заявке US2015/0333775, 2015.11.19, Frozen-bit Selection for a Polar Code Decoder, с унифицированной структурой от стадии к стадии. Данный кодер выбран в качестве прототипа заявленной полезной модели.
Недостатком кодера прототипа является наличие нескольких стадий коммутации, что что увеличивает количество аппаратных ресурсов, а также критический путь схемы, а значит, снижает быстродействие.
Техническим результатом полезной модели является создание реконфигурируемого кодера полярных кодов 5G сетей с увеличенным быстродействием и с меньшими аппаратными затратами, за счет использования одного массива памяти из N элементов, N/2 сумматоров XOR, а также за счет отсутствия мультиплексоров, вследствие отсутствия необходимости перенастройки коммутации с каждым тактом.
Поставленный технический результат достигнут путем создания реконфигурируемого кодера полярных кодов 5G сетей для кодов длины N, содержащего 
сумматоров (103) по модулю 2, 
одноразрядных регистров (102), выполненных с возможностью хранения входных и промежуточных значений и мультиплексоров (101), при этом нулевые входы мультиплексоров (101) являются входами кодера, входы селектора мультиплексоров (101) соединены с входом calc кодера, при этом выходы мультиплексоров (101) соединены с входами регистров (102), выходы с нулевого по 
-ый регистров (102) соединены с первыми входами сумматоров (103), с вторыми входами которых соединены выходы с по 
регистров (102), которые являются нечетными, с первого по , выходами кодера, а четные, с 0 по 
, выходы кодера подключены к выходам сумматоров (103), при этом выходы с 0 по кодера также подключены к первым входам мультиплексоров (101).
Для лучшего понимания заявленной полезной модели далее приводится ее подробное описание с соответствующими графическими материалами.
Фиг. 1. Традиционная схема кодирования полярным кодом (bit-reversed), известная из уровня техники.
Фиг. 2. Унифицированная схема коммутации при кодировании полярным кодом, выполненная согласно полезной модели.
Фиг. 3. Схема реконфигурируемого кодера полярных кодов 5G сетей, выполненная согласно полезной модели.
Элементы:
101 – мультиплексоры;
102 – одноразрядные регистры;
103 – сумматоры.
Рассмотрим более подробно функционирование заявленного реконфигурируемого кодера полярных кодов 5G сетей (Фиг. 1-3).
Процедуру кодирования задают выражением 
, где 
- кодовое слово; 
- вектор, включающий информационные символы 
и «замороженные» биты 
; 
- порождающая матрица, задаваемая выражением 
, где 
- матрица перестановки.
Классическая известная из уровня техники схема, реализующая данное выражение кодирования представлена на Фиг. 1, для N =8. Схема структурно похожа на схему вычисления БПФ (Быстрого Преобразования Фурье) с прореживанием по частоте. Основной вычислительный узел – это сумматор по модулю два, который при аппаратной реализации выполнен в виде элемента XOR – «исключающее ИЛИ».
Схема коммутации на Фиг. 1 на каждой стадии различна, поэтому для каждой стадии необходим свой неунифицированный дешифратор адреса и сложная система мультиплексоров.
Заявленная унифицированная схема коммутации представлена на Фиг. 2. Структурно две эти схемы отличаются способом подключения вычислительных узлов и элементов памяти. В классической схеме лини коммутации параллельны, и результат вычисления одной стадии попадает в те же адреса откуда и были взяты операнды для вычисления (т.е. схема «in place»), таким образом адрес считывания совпадает с адресом записи. Такой подход требует разной логики в вычислении адреса от стадии к стадии. В схеме заявленного кодера линии коммутации не параллельны, и адреса считывания, и записи разные для одного вычислительного узла, однако от стадии к стадии коммутация неизменна. Алгоритмически данные схемы эквивалентны, так как через требуемое количество стадий log2(N) все результаты будут располагаться в тех же ячейках обоих схем.
Аналогичным образом можно построить схему для любого N. Исходя из заявленной унифицированной схемы коммутации (N=8) для общего случая (любого N) можно написать итеративное выражение:
где 
– значение (входной отсчет или промежуточное значение) считываемое из 
-ой ячейки памяти 
-ой стадии конвейера; 
– вычисленное значение, записываемое в 
-ой ячейки памяти -ой стадии конвейера; 
– сумматор по модулю 2.
Зачастую требуется меньшая длина кода, а именно 
или 
, при этом, если использовать классическую схему коммутации кодера (Фиг. 1), необходимо использовать первые 
элементов память, в остальных должны быть записаны нули, при этом количество стадий должно уменьшится соответственно 
. Таким образом, и в заявленной унифицированной схеме (Фиг. 2) требуется выполнить то же самое, так как схемы эквивалентны по расположению входных и выходных значений.
Заявленная унифицированная схема коммутации имеет следующие преимущества.
Во-первых, унифицированная схема обладает единой коммутацией между всеми стадиями вычисления и исключает систему сложного мультиплексирования, присущую классической схеме.
Во-вторых, на основе унифицированной схемы можно разработать кодер для различных целей:
- для максимальной производительности - полностью параллельная схема, конвейерная, требующая 
вычислительных узлов (элементов «исключающее ИЛИ») и элементов памяти (один элемент для хранения одного бита);
- для целевых задач – последовательно параллельная схема, итерационная, требующая несколько вычислительных узлов не более 
, работающих параллельно и два массива памяти объема бит.
Для уменьшения аппаратных затрат заявленная унифицированная схема коммутации позволяет разработать последовательно-параллельную схему. Данная схема, показанная на Фиг. 3, представляет собой схему заявленной полезной модели - реконфигурируемого кодера полярных кодов 5G сетей. Ввиду унифицированной структуры от стадии к стадии можно оставить всего одну стадию добавив регистры (102) для хранения промежуточных значений и входные мультиплексоры (101) для коммутации входных значений и промежуточных. Данная схема кодера легко реконфигурируема по длине кода с помощью записи лишь первых нужных значений, а остальные остаются в нулевом значении. Для кодирования слова длиной N схема после записи входных значений работает в течении log2(N) тактов, после значения кода становятся доступны на выходе схемы.
В заявленной полезной модели представлена схема кодера с одной единственной стадией, выполняющей арифметически все операции стадий, требуемых в классической схеме. Таким образом, заявленный кодер после записи всех N входных значений (включая «замороженные» биты) требует log2(N) тактов работы для кодирования. При этом аппаратно требует столько же ресурсов, сколько необходимо для одной стадии классической схемы, а критический путь при этом крайне короткий, что увеличивает быстродействие. Также заявленный кодер обладает реконфигурируемостью по длине и скорости кода без дополнительных аппаратных затрат.
Заявленная полезная модель предназначена для разработки устройств кодирования полярными кодами. Полезная модель содержит унифицированную (единую) схему коммутации значений из памяти для базовых узлов вычислений для всех стадий вычисления. На основе единой схемы коммутации построен заявленный кодер с минимальными аппаратными затратами. Для построения заявленного кодера всего требуется один массив памяти по N элементов, N/2 сумматоров XOR. При этом конструкция заявленного кодера не требует перенастройки коммутации с каждым таком, а значит, не требуются мультиплексоры.
Хотя описанный выше вариант выполнения полезной модели был изложен с целью иллюстрации настоящего изобретения, специалистам ясно, что возможны разные модификации, добавления и замены, не выходящие из объема и смысла настоящей полезной модели, раскрытого в прилагаемой формуле полезной модели.
Claims (1)
- Реконфигурируемый кодер полярных кодов 5G сетей для кодов длины N, содержащий
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2020139560U RU202224U1 (ru) | 2020-12-02 | 2020-12-02 | Реконфигурируемый кодер полярных кодов 5g сетей |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2020139560U RU202224U1 (ru) | 2020-12-02 | 2020-12-02 | Реконфигурируемый кодер полярных кодов 5g сетей |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU202224U1 true RU202224U1 (ru) | 2021-02-08 |
Family
ID=74551133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2020139560U RU202224U1 (ru) | 2020-12-02 | 2020-12-02 | Реконфигурируемый кодер полярных кодов 5g сетей |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU202224U1 (ru) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060294312A1 (en) * | 2004-05-27 | 2006-12-28 | Silverbrook Research Pty Ltd | Generation sequences |
| RU2369033C2 (ru) * | 2003-09-10 | 2009-09-27 | Квэлкомм Инкорпорейтед | Интерфейс высокоскоростной передачи данных |
| RU2665284C2 (ru) * | 2013-03-21 | 2018-08-28 | Сони Корпорейшн | Устройство кодирования изображения и способ, и устройство декодирования изображения и способ |
| RU2737194C1 (ru) * | 2017-09-08 | 2020-11-25 | Телефонактиеболагет Лм Эрикссон (Пабл) | Передача сигнала пробуждения |
-
2020
- 2020-12-02 RU RU2020139560U patent/RU202224U1/ru not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2369033C2 (ru) * | 2003-09-10 | 2009-09-27 | Квэлкомм Инкорпорейтед | Интерфейс высокоскоростной передачи данных |
| US20060294312A1 (en) * | 2004-05-27 | 2006-12-28 | Silverbrook Research Pty Ltd | Generation sequences |
| RU2665284C2 (ru) * | 2013-03-21 | 2018-08-28 | Сони Корпорейшн | Устройство кодирования изображения и способ, и устройство декодирования изображения и способ |
| RU2737194C1 (ru) * | 2017-09-08 | 2020-11-25 | Телефонактиеболагет Лм Эрикссон (Пабл) | Передача сигнала пробуждения |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Lin et al. | An efficient list decoder architecture for polar codes | |
| Wei | A systolic power-sum circuit for GF (2/sup m/) | |
| Leroux et al. | Hardware implementation of successive-cancellation decoders for polar codes | |
| EP0365555A1 (en) | ERROR CORRECTION METHOD AND APPARATUS. | |
| US5130990A (en) | VLSI architecture for a Reed-Solomon decoder | |
| JP7365335B2 (ja) | ポーラー符号化のための電子デバイス、集積回路、及び方法 | |
| Sloane | A short course on error correcting codes | |
| Bengough et al. | Sorting-based VLSI architectures for the M-algorithm and T-algorithm trellis decoders | |
| WO2021252066A1 (en) | Universal guessing random additive noise decoding (grand) decoder | |
| Krainyk et al. | Hardware-oriented turbo-product codes decoder architecture | |
| Najmabadi et al. | High throughput hardware architectures for asymmetric numeral systems entropy coding | |
| Lin et al. | An efficient fully parallel decoder architecture for nonbinary LDPC codes | |
| KR100550101B1 (ko) | 저밀도 패리티 검사 부호의 부호화와 복호 장치 및 그방법 | |
| Arpure et al. | FPGA implementation of polar code based encoder architecture | |
| CN111313912B (zh) | 一种ldpc码编码器及编码方法 | |
| WO2010053152A1 (ja) | 復号装置、この復号装置を有するデータ通信装置およびデータ記憶装置 | |
| RU202224U1 (ru) | Реконфигурируемый кодер полярных кодов 5g сетей | |
| RU2748897C1 (ru) | Реконфигурируемый кодер полярных кодов 5g сетей | |
| Garlapati et al. | A low power hard decision decoder for BCH codes | |
| CN113472358B (zh) | 一种基于准循环生成矩阵的高速并行编码器 | |
| Pei et al. | Design of irregular LDPC codec on a single chip FPGA | |
| CN118251844A (zh) | 在极化码中使用特殊节点进行极化编码的系统和方法 | |
| CN113381769B (zh) | 一种基于fpga的译码器 | |
| Tang et al. | A nonbinary LDPC decoder architecture with adaptive message control | |
| Lee et al. | Implementation of parallel BCH encoder employing tree-type systolic array architecture |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MG9K | Termination of a utility model due to grant of a patent for identical subject |
Ref document number: 2748897 Country of ref document: RU Effective date: 20210601 |