RU2020571C1

RU2020571C1 - Computer system communication unit

Info

Publication number: RU2020571C1
Authority: RU
Inventors: В.В. Антонов; Г.Н. Григорьев; А.С. Кабанов
Original assignee: Акционерное общество "Московский научно-исследовательский институт радиосвязи"
Priority date: 1991-06-27
Filing date: 1991-06-27
Publication date: 1994-09-30

Abstract

FIELD: computer technology. SUBSTANCE: device has three decoders, three D flip-flops, two commutators, on-line storage, thirteen AND gates, four OR gates, three delay elements, K modulo adder (K>2), counter, pulse former and read-only memory. Current(priority) list is stored and modified by counter. Fixed algorithm of business and release resource of general storage is a component of on-line storage. EFFECT: reduced time of communication cycle in total load range; minimized hardware; improved reliability. 1 tbl, 7 dwg

Description

Изобретение относится к вычислительной технике и может быть использовано для построения многомашинных и многопроцессорных вычислительных систем (ВС) с использованием памяти общего пользования. The invention relates to computer technology and can be used to build multi-machine and multiprocessor computing systems (AC) using shared memory.

Известно устройство для сопряжения вычислительных машин, содержащее блоки сопряжения, коммутаторы, блоки захвата шин диспетчера, информационные шины, шину диспетчера, блоки адаптеров абонентов, блоки служебных триггеров коммутатора [1]. A device for interfacing computers is known, comprising interfacing units, switches, blocks for capturing dispatcher buses, information buses, a dispatcher bus, blocks of subscriber adapters, blocks for service triggers of a switch [1].

Известное устройство сложно, имеет большое время и сложную процедуру доступа к данным. The known device is complex, has a long time and a complicated procedure for accessing data.

Наиболее близким по технической сущности к предлагаемому является многоканальное устройство для обмена данными между модулями ВС, содержащее каналы (количество которых равно количеству модулей ВС), каждый из которых содержит четыре триггера, первый, третий и второй элементы НЕ, первый-четвертый, шестой, пятый, седьмой, восьмой элементы И, второй, первый и третий элементы ИЛИ, первый, третий, второй и четвертый элементы задержки, два формирователя импульсов, четыре элемента И-НЕ, два блока буферной памяти, четыре счетчика, две схемы сравнения, дешифратор, вход сигнала опроса канала, выход сигнала опроса канала, информационные вход и выход канала, выход сигнала разрешения запроса канала, выход сигнала прерывания канала, вход сигнала запроса канала, линию запроса устройства, шину запрета устройства, шину апробирования устройства, шину ответа устройства, шину адреса устройства, шину данных устройства [2]. The closest in technical essence to the proposed one is a multichannel device for exchanging data between aircraft modules, containing channels (the number of which is equal to the number of aircraft modules), each of which contains four triggers, the first, third and second elements NOT, the first, fourth, sixth, fifth , seventh, eighth AND elements, second, first and third OR elements, first, third, second and fourth delay elements, two pulse shapers, four NAND elements, two buffer memory blocks, four counters, two comparison circuits , decoder, channel polling signal input, channel polling signal output, channel input and output information, channel request enable signal output, channel interrupt signal output, channel request signal input, device request line, device prohibition bus, device approval bus, device response bus , device address bus, device data bus [2].

Недостатками известного устройства являются большое время пересылки данных от одной ЭВМ к другой, ограниченные функциональные возможности из-за отсутствия циклического приоритета доступа для исключения столкновений, раздельный (по каналам ЭВМ) ресурс ЗУ, аппаратная избыточность, возможность монопольного захвата ресурса. The disadvantages of the known device are the long time it takes to transfer data from one computer to another, limited functionality due to the lack of a cyclic access priority to avoid collisions, a separate (on computer channels) memory resource, hardware redundancy, and the possibility of exclusive resource capture.

Целью изобретения является уменьшение времени обмена данными во всем диапазоне загрузки, расширение функциональных возможностей, минимизация аппаратной части, введение циклического изменения уровней приоритета ЭВМ при максимальной загрузке устройства. The aim of the invention is to reduce the time for exchanging data over the entire load range, expanding functionality, minimizing hardware, introducing cyclic changes in the priority levels of computers at maximum load of the device.

Цель достигается тем, что в устройство обмена ВС, содержащее первый, второй и третий дешифраторы, входы которых соединены с соответствующими линиями соответственно первой, второй и третьей шин адреса, тринадцать элементов И, четыре элемента ИЛИ, ОЗУ, формирователь импульсов, три линии задержки и три триггера, введены ПЗУ, сумматор по модулю больше двух, счетчик, адресный коммутатор, двунаправленный коммутатор, первая, вторая и третья шины записи, первая, вторая и третья шины чтения, первая, вторая и третья шины готовности, первая, вторая и третья шины начала машинного цикла, первая, вторая и третья двунаправленные шины данных, причем первая, вторая и третья шины готовности соединены соответственно с третьим, четвертым и пятым выходами ПЗУ и первым, вторым и третьим входами сумматора по модулю больше двух, выход которого соединен со счетным входом счетчика, выходы нулевого и первого разрядов которого соединены соответственно с шестым и седьмым адресными входами ПЗУ, третий, четвертый и пятый адресные входы которого соединены соответственно с выходами первого, второго и третьего триггеров и прямыми входами первого и второго элементов И, третьего, четвертого элементов И и пятого, шестого элементов И, выход первого элемента И соединен с первыми входами первого элемента ИЛИ и седьмого элемента И, выход третьего элемента И соединен с первыми входами второго элемента ИЛИ и восьмого элемента И, выход пятого элемента И соединен с первыми входами третьего элемента ИЛИ и девятого элемента И, выход второго элемента И соединен с вторым входом первого элемента ИЛИ, выход которого соединен с первым входом десятого элемента И, выход которого соединен с входом первой линии задержки, выход которой соединен с нулевым адресным входом ПЗУ, входами выборки первых информационных входов адресного коммутатора и первых информационных входов-выходов двунаправленного коммутатора и вторым входом седьмого элемента И, первый адресный вход которого соединен с выходом второй линии задержки, входами выборки вторых входов адресного коммутатора и двунаправленного коммутатора данных и вторым входом восьмого элемента И, вход которого соединен с выходом одиннадцатого элемента И, первый вход которого соединен с выходом второго элемента ИЛИ, второй вход которого соединен с выходом пятого элемента И, выход шестого элемента И соединен с вторым входом третьего элемента ИЛИ, выход которого соединен с первым входом двенадцатого элемента И, выход которого соединен с входом третьей линии задержки, выход которой соединен с вторым адресным входом ПЗУ, вторым входом девятого элемента И и третьими входами выборки третьих входов адресного коммутатора и входов-выходов двунаправленного коммутатора данных, выходы седьмого, восьмого и девятого элементов И соединены с соответствующими входами четвертого элемента И, выход которого соединен с входом направления коммутатора данных и входом формирователя импульсов, выход которого соединен с входом записи ОЗУ, вход разрешения которого соединен с шестым выходом ПЗУ, седьмой выход которого соединен с первым входом тринадцатого элемента И, второй вход которого соединен с выходом сумматора по модулю больше двух, первая, вторая и третья шины начала машинного цикла соединены соответственно с входами синхронизации первого, второго и третьего триггеров, информационные входы которых соединены с выходами соответственно первого, второго и третьего дешифраторов, первая, вторая и третья шины записи соединены с инверсными входами первого, третьего и пятого элементов И, первая, вторая и третья шины чтения соединены с инверсными входами соответственно второго, четвертого и шестого элементов И, первая, вторая и третья шины адреса соединены соответственно с первыми, вторыми и третьими информационными входами адресного коммутатора, информационные выходы которого соединены с соответствующими адресными входами ОЗУ, входы данных которого соединены с соответствующими разрядами первых, вторых и третьих информационных выходов коммутатора данных, первые, вторые и третьи информационные входы которого соединены с соответствующими разрядами информационных выходов ОЗУ, первая, вторая и третья двунаправленные шины данных соединены с соответствующими разрядами первых, вторых и третьих информационных входов-выходов двунаправленного коммутатора данных. The goal is achieved by the fact that in the aircraft exchange device containing the first, second and third decoders, the inputs of which are connected to the corresponding lines of the first, second and third address buses, thirteen AND elements, four OR elements, RAM, a pulse shaper, three delay lines and three triggers, ROM introduced, adder modulo more than two, counter, address switch, bi-directional switch, first, second and third write buses, first, second and third read buses, first, second and third read buses, first, second and three three buses of the beginning of the machine cycle, the first, second and third bi-directional data buses, the first, second and third readiness buses connected respectively to the third, fourth and fifth outputs of the ROM and the first, second and third inputs of the adder modulo more than two, the output of which is connected to counter input counter, the outputs of the zero and first digits of which are connected respectively to the sixth and seventh address inputs of the ROM, the third, fourth and fifth address inputs of which are connected respectively to the outputs of the first, second and third about the triggers and direct inputs of the first and second elements AND, the third, fourth elements AND and the fifth, sixth elements AND, the output of the first element AND is connected to the first inputs of the first OR element and the seventh element And, the output of the third element And is connected to the first inputs of the second OR element and the eighth element AND, the output of the fifth AND element is connected to the first inputs of the third OR element and the ninth AND element, the output of the second AND element is connected to the second input of the first OR element, the output of which is connected to the first input of the tenth AND element, the output of which is connected to the input of the first delay line, the output of which is connected to the zero address input of the ROM, the sampling inputs of the first information inputs of the address switch and the first information inputs and outputs of the bi-directional switch and the second input of the seventh element And, the first address input of which is connected to the output of the second delay line , the sampling inputs of the second inputs of the address switch and bidirectional data switch and the second input of the eighth element And, the input of which is connected to the output of the eleventh element And, the first input of which is connected to the output of the second OR element, the second input of which is connected to the output of the fifth AND element, the output of the sixth element AND is connected to the second input of the third OR element, the output of which is connected to the first input of the twelfth AND element, the output of which is connected to the input of the third a delay line whose output is connected to the second address input of the ROM, the second input of the ninth AND element and the third inputs of the sample of the third inputs of the address switch and the inputs / outputs of the bi-directional data switch, the outputs of the seventh, the eighth and ninth elements AND are connected to the corresponding inputs of the fourth element And, the output of which is connected to the input direction of the data switch and the input of the pulse shaper, the output of which is connected to the write input of RAM, the enable input of which is connected to the sixth output of the ROM, the seventh output of which is connected to the first input of the thirteenth element And, the second input of which is connected to the output of the adder modulo more than two, the first, second and third buses of the beginning of the machine cycle are connected respectively to the synchronization inputs of the second, third and third flip-flops, the information inputs of which are connected to the outputs of the first, second, and third decoders, the first, second, and third write buses are connected to the inverse inputs of the first, third, and fifth elements, and the first, second, and third read buses are connected to inverse the inputs of the second, fourth and sixth elements, respectively, AND, the first, second and third address buses are connected respectively to the first, second and third information inputs of the address switch, the information outputs of which connected to the corresponding address inputs of RAM, the data inputs of which are connected to the corresponding bits of the first, second and third information outputs of the data switch, the first, second and third information inputs of which are connected to the corresponding bits of the information outputs of RAM, the first, second and third bi-directional data buses are connected with the corresponding bits of the first, second and third information inputs and outputs of a bi-directional data switch.

На фиг.1 и 2 представлена схема электрического функционального устройства обмена ВС; на фиг.3, 4 и 5 показаны временные диаграммы работы; на фиг.6 и 7 - возможные реализации некоторых узлов. Figure 1 and 2 presents a diagram of an electrical functional device for the exchange of aircraft; figure 3, 4 and 5 shows the timing diagrams of work; 6 and 7 are possible implementations of some nodes.

Устройство содержит первый, второй и третий дешифраторы 1, 2 и 3, входы которых соединены с соответствующими первой, второй и третьей шинами 4, 5 и 6 адреса, тринадцать элементов 7-19 И, четыре элемента ИЛИ 20-23 оперативную память (ОЗУ) 24, формирователь 25 импульсов, три элемента 26-28 задержки, три триггера 29-31, постоянную память (ПЗУ) 32, сумматор 33 по модулю К (К > 2) 33, счетчик 34, адресный коммутатор 35, двунаправленный коммутатор 36, первую, вторую и третью шины 37, 38 и 39 записи, первую, вторую и третью шины 40, 41 и 42 чтения, первую, вторую и третью шины 43, 44 и 45 готовности, первую, вторую и третью шины 46, 47 и 48 начала машинного цикла, первую, вторую и третью двунаправленные шины 49, 50 и 51 данных. Первая, вторая и третья шины 43, 44 и 45 готовности соединены соответственно с третьим, четвертым и пятым входами ПЗУ 32 и первым, вторым и третьим входами сумматора 33 по модулю больше двух, выход которого соединен со счетным входом счетчика 34. Выходы нулевого и первого разрядов счетчика 34 соединены соответственно с шестым и седьмым адресными входами ПЗУ 32, третий, четвертый и пятый адресные входы которого соединены соответственно с выходами первого, второго и третьего триггеров 29, 30 и 31 и прямыми входами первого и второго элементов И 7 и 10, третьего, четвертого элементов И 8, 11 и пятого, шестого элементов И 9, 12. Выход первого элемента И 7 соединен с первыми входами первого элемента ИЛИ 20, и седьмого элемента И 13, выход третьего элемента И 8 соединен с первыми входами второго элемента ИЛИ 21 и восьмого элемента И 19, выход пятого элемента И 9 соединен с первыми входами третьего элемента ИЛИ 22 и девятого элемента И 15, выход второго элемента И 10 соединен с вторым входом первого элемента ИЛИ 20, выход которого соединен с первым входом десятого элемента И 16. Выход элемента И 16 соединен с входом первого элемента 26 задержки, выход которого соединен с нулевым адресным входом ПЗУ 32, первыми входами выборки первых входов адресного коммутатора 35 , входами-выходами двунаправленного коммутатора 36 данных и вторым входом седьмого элемента И 13. Первый адресный вход элемента И 13 соединен с выходом второго элемента 27 задержки, вторыми входами выборки вторых входов адресного коммутатора 35 и входов-выходов двунаправленного коммутатора 36 данных и вторым входом восьмого элемента И 14, вход которого соединен с выходом одиннадцатого элемента И 17. Первый вход элемента И 17 соединен с выходом второго элемента ИЛИ 21, второй вход которого соединен с выходом элемента ИЛИ 21, второй вход которого соединен с выходом элемента И 11. Выход шестого элемента И 12 соединен с вторым входом третьего элемента ИЛИ 22, выход которого соединен с первым входом двенадцатого элемента И 18. Выход элемента И 18 соединен с входом третьего элемента 28 задержки, выход которого соединен с вторым адресным входом ПЗУ 32 , вторым входом девятого элемента И 16 и третьими входами выборки третьих входов адресного коммутатора 35 и двунаправленного коммутатора 36 данных. Выходы седьмого, восьмого и девятого элементов И 13, 14 и 15 соединены с соответствующими входами четвертого элемента ИЛИ 23, выход которого соединен с входом направления коммутатора 36 данных и входом формирователя 25 импульсов. Выход последнего соединен с входом записи ОЗУ 24, вход разрешения которого соединен с шестым выходом ПЗУ 32. Седьмой выход ПЗУ соединен с первым входом тринадцатого элемента И 19, второй вход которого соединин с выходом сумматора 33 по модулю больше двух. Первая, вторая и третья шины 46, 47 и 48 начала машинного цикла соединены соответственно с входами синхронизации первого, второго и третьего триггеров 29, 30 и 31, информационные входы которых соединены с выходами соответственно первого, второго и третьего дешифраторов 1, 2 и 3. Первая, вторая и третья шины 37, 38 и 39 записи соединены с инверсными входами первого, третьего и пятого элементов И 7, 8 и 9, первая, вторая и третья шины 40, 41 и 42 чтения соединены с инверсными входами соответственно второго, четвертого и шестого элементов И 10, 11 и 12. Первая, вторая и третья шины 4, 5 и 6 адреса соединены соответственно с первыми, вторыми и третьими информационными входами адресного коммутатора 35, информационные выходы которого соединены с соответствующими адресными входами ОЗУ 24. Входы данных ОЗУ соединены с соответствующими разрядами первых, вторых и третьих информационных выходов двунаправленного коммутатора 36 данных, первые, вторые и третьи информационные входы которого соединены с соответствующими разрядами информационных выходов ОЗУ 24. Первая, вторая и третья двунаправленные шины 49, 50 и 51 данных соединены с соответствующими разрядами первых, вторых и третьих информационных входов-выходов двунаправленного коммутатора 36 данных. The device contains the first, second and third decoders 1, 2 and 3, the inputs of which are connected to the corresponding first, second and third address buses 4, 5 and 6, thirteen elements 7-19 AND, four elements OR 20-23 random access memory (RAM) 24, driver 25 pulses, three delay elements 26-28, three triggers 29-31, read-only memory 32, adder 33 modulo К (К> 2) 33, counter 34, address switch 35, bi-directional switch 36, first , the second and third write buses 37, 38 and 39, the first, second and third read buses 40, 41 and 42, the first, second and third buses 43, 44 and 45 are ready spine, first, second and third lines 46, 47 and 48 start the machine cycle, the first, second and third bidirectional bus 49, 50 and 51 data. The first, second and third buses 43, 44 and 45 ready are connected respectively to the third, fourth and fifth inputs of the ROM 32 and the first, second and third inputs of the adder 33 modulo more than two, the output of which is connected to the counting input of the counter 34. The outputs of zero and first the bits of the counter 34 are connected respectively to the sixth and seventh address inputs of the ROM 32, the third, fourth and fifth address inputs of which are connected respectively to the outputs of the first, second and third triggers 29, 30 and 31 and the direct inputs of the first and second elements And 7 and 10, the third of the fourth, And 8, 11 elements, and the fifth, sixth And 9, 12 elements. The output of the first And 7 element is connected to the first inputs of the first OR element 20, and the seventh And 13 element, the output of the third And 8 element is connected to the first inputs of the second OR element 21 and the eighth element And 19, the output of the fifth element And 9 is connected to the first inputs of the third element OR 22 and the ninth element And 15, the output of the second element And 10 is connected to the second input of the first element OR 20, the output of which is connected to the first input of the tenth element And 16 . The output of the element And 16 is connected to the input of the first of the first delay element 26, the output of which is connected to the zero address input of the ROM 32, the first sampling inputs of the first inputs of the address switch 35, the inputs / outputs of the bi-directional data switch 36 and the second input of the seventh element And 13. The first address input of the element And 13 is connected to the output of the second element 27 delays, the second inputs of the selection of the second inputs of the address switch 35 and the inputs / outputs of the bidirectional data switch 36 and the second input of the eighth element And 14, the input of which is connected to the output of the eleventh element And 17. The first the first input of AND element 17 is connected to the output of the second OR element 21, the second input of which is connected to the output of the OR element 21, the second input of which is connected to the output of the AND element 11. The output of the sixth AND element 12 is connected to the second input of the third OR element 22, the output of which is connected with the first input of the twelfth element And 18. The output of the element And 18 is connected to the input of the third delay element 28, the output of which is connected to the second address input of the ROM 32, the second input of the ninth element And 16 and the third sample inputs of the third inputs of the address switch 35 and two directional data switch 36. The outputs of the seventh, eighth and ninth elements And 13, 14 and 15 are connected to the corresponding inputs of the fourth element OR 23, the output of which is connected to the input of the direction of the data switch 36 and the input of the pulse shaper 25. The output of the latter is connected to the write input of RAM 24, the enable input of which is connected to the sixth output of the ROM 32. The seventh output of the ROM is connected to the first input of the thirteenth element And 19, the second input of which is connected to the output of the adder 33 modulo more than two. The first, second and third buses 46, 47 and 48 of the beginning of the machine cycle are connected respectively to the synchronization inputs of the first, second and third triggers 29, 30 and 31, the information inputs of which are connected to the outputs of the first, second and third decoders 1, 2 and 3, respectively. The first, second, and third write buses 37, 38, and 39 are connected to the inverse inputs of the first, third, and fifth elements And 7, 8, and 9, the first, second, and third read buses 40, 41, and 42 are connected to the inverse inputs of the second, fourth, and the sixth elements And 10, 11 and 12. The first, second and the laths of the address bus 4, 5 and 6 are connected respectively to the first, second and third information inputs of the address switch 35, the information outputs of which are connected to the corresponding address inputs of the RAM 24. The data inputs of the RAM are connected to the corresponding bits of the first, second and third information outputs of the bi-directional switch 36 data, the first, second and third information inputs of which are connected to the corresponding bits of the information outputs of RAM 24. The first, second and third bi-directional data buses 49, 50 and 51 are connected to respective bits of the first, second and third data inputs-outputs 36 of the bidirectional switch data.

Устройство работает следующим образом. The device operates as follows.

Устройство обмена подключается к системным шинам ЭВМ, каждая системная шина содержит шину адреса, управления (в частности, линии сигналов готовности, записи в память и чтения памяти) и двунаправленную шину данных. Дешифраторы 1-3 и триггеры 29-31 формируют для ПЗУ 32 сигналы признаков обращения к устройству. Комбинаторный узел на элементах И 7-12 и ИЛИ 20, 21 предназначен для формирования признаков обращения в режимах записи-считывания памяти раздельно от каждой ЭВМ. Комбинаторный узел на элементах И 7-15 и ИЛИ 23 формирует признак записи в память от ЭВМ, которой разрешен доступ в текущий интервал времени. ПЗУ 32 и комбинаторный узел на элементах И 16-18 по сигналам признаков обращения к устройству, признакам поступления сигналов записи-считывания и текущего кода приоритетов доступа формирует сигналы признаков разрешения доступа к ОЗУ 24. The exchange device is connected to the computer system buses, each system bus contains an address, control bus (in particular, a signal line of readiness, write to memory and read memory) and a bi-directional data bus. Decoders 1-3 and triggers 29-31 form signals for accessing the device for ROM 32. The combinatorial unit on the elements And 7-12 and OR 20, 21 is intended for the formation of signs of treatment in write-read modes of the memory separately from each computer. The combinatorial node on the elements And 7-15 and OR 23 forms a sign of writing to the memory from the computer, which is allowed access to the current time interval. ROM 32 and a combinatorial node on the elements And 16-18 on the basis of the signals of signs of access to the device, the signs of the arrival of write-read signals and the current access priority code generates signals of signs of permission to access the RAM 24.

Узел на сумматоре 33 элементе И 19 и счетчике 34 определяет текущий код приоритетов доступа ЭВМ к ОЗУ устройства. Коммутатор 35 по признакам разрешения доступа, поступающим от ПЗУ 32, переключает одну из шин 4-6 адреса на адресные входы ОЗУ 24. Коммутатор 36 переключает одну из шин 49-51 данных на входы или с выходов ОЗУ 24 также по признакам разрешения доступа, направление шин между коммутатором 36 и ОЗУ 24 определяется сигналом признака записи от ЭВМ, которой разрешен доступ (поступает с выхода элемента ИЛИ 23). Формирователь 25 вырабатывает строб записи в ОЗУ 24, по времени, расположенный "внутри" сигнала признака записи. Элементы 26-28 отфильтровывают дробление сигналов, поступающих от ПЗУ 32. The node on the adder 33 element And 19 and the counter 34 determines the current priority code of the computer access to the device RAM. The switch 35, according to the signs of access permission, coming from the ROM 32, switches one of the address buses 4-6 to the address inputs of the RAM 24. The switch 36 switches one of the data buses 49-51 to the inputs or outputs of the RAM 24, also according to the signs of the access permission, direction bus between the switch 36 and RAM 24 is determined by the signal of the sign of the record from the computer, which is allowed access (comes from the output of the OR element 23). Shaper 25 produces a recording strobe in RAM 24, in time, located "inside" the signal of the recording flag. Elements 26-28 filter out the fragmentation of signals from ROM 32.

Рассмотрим режим записи в ОЗУ устройства информации ЭВМ 1 (ее системная шина образована шинами 4, 37, 40, 49, 46, 43) на фоне отсутствия заявок доступа от двух остальных ЭВМ (см. фиг.3). По адресной шине 4 поступает адрес устройства (52), дешифрируемый дешифратором 1 и зафиксированный триггером 29 (сигнал 54). Фиксация адреса осуществляется сигналом начала машинного цикла (53), поступающим по шине 46 от ЭВМ. Сигнал (54) признака обращения от ЭВМ1 поступает на адресный вход 3 ПЗУ 32, в этом режиме на адресных входах 4 и 5 ПЗУ 32 логические "0", что соответствует отсутствию обращения от ЭВМ2 и 3. Вне зависимости от текущего кода приоритетных уровней, поступающих от счетчика ЗУ, ПЗУ 32 по разряду 0 выдает разрешение доступа (56) к ОЗУ для ЭВМ1 логической "1". Этот сигнал стробируется сигналом (55) записи в память, поступающим с шины 37, на выходе элемента 26 задержки формируется рабочий сигнал (57) разрешения доступа, поступающий к коммутаторам 35 и 36 для подключения к ОЗУ 24 системной шины ЭВМ1. Для ОЗУ 24 формирователь 25 выдает строб записи (58), по которому данные с шины 49 (сигнал 59) записываются в соответствующие ячейки ОЗУ. Consider the recording mode in the RAM of the computer information device 1 (its system bus is formed by buses 4, 37, 40, 49, 46, 43) against the background of the lack of access requests from the other two computers (see figure 3). The address bus 4 receives the device address (52), decrypted by decoder 1 and fixed by trigger 29 (signal 54). Fixing the address is carried out by the start signal of the machine cycle (53), arriving on the bus 46 from the computer. The signal (54) of the sign of access from the computer1 arrives at address input 3 of the ROM 32, in this mode, the address inputs 4 and 5 of the ROM 32 are logical "0", which corresponds to the absence of access from the computer 2 and 3. Regardless of the current code of priority levels from the memory counter, ROM 32 at bit 0 gives access permission (56) to RAM for computer 1 logical "1". This signal is gated by a memory write signal (55) from the bus 37; at the output of the delay element 26, an access permission working signal (57) is generated, which is received by the switches 35 and 36 for connecting to the RAM 24 of the computer system bus 1. For RAM 24, the driver 25 issues a recording gate (58), according to which data from the bus 49 (signal 59) is recorded in the corresponding RAM cells.

Рассмотрим режим поступления заявки от ЭВМ2 (ее системная шина образована шинами 47, 38, 41, 5, 50, 44) на фоне исполнения заявки ЭВМ1 (см. фиг. 4) в режимах чтения из ОЗУ. От ЭВМ по шине 4 поступает адрес устройства (60), фиксируемый сигналом (61) начала машинного цикла. В результате для ПЗУ 32 формируется сигнал (62) признака обращения от ЭВМ1, ПЗУ 32 формирует рабочий сигнал (63) разрешения доступа ЭВМ1 к ОЗУ и на шину 49 выдаются данные из соответствующей ячейки ОЗУ 24. В это время по шине 5 от ЭВМ2 поступает адрес (65) устройства, фиксируемый сигналом (66) начала машинного цикла, поступающим с шины 47. В результате с выхода триггера 30 на адресный вход 4 ПЗУ 32 поступает сигнал (67) признака обращения от ЭВМ 2. Так как это время было выдано разрешение доступа для ЭВМ1, от вне зависимости от текущего кода уровней приоритета для ЭВМ2 с выхода 4 ПЗУ 32 поступает сигнал (68) "Не готов" и машинный цикл ЭВМ2 приостанавливается до окончания сигнала (62) признака обращения ЭВМ1, после чего для ЭВМ2 с выхода 1 ПЗУ 32 поступает сигнал (69) разрешения доступа и из соответствующей ячейки ОЗУ 24 на шину 50 поступают данные (сигналы 70). При этом сигнал (71) "Чтение памяти", поступающий от ЭВМ2 по шине 41, увеличивается по длительности, как и весь машинный цикл ЭВМ в рассматриваемой ситуации. Consider the mode of receipt of the application from the computer2 (its system bus is formed by buses 47, 38, 41, 5, 50, 44) against the background of the execution of the application of the computer1 (see Fig. 4) in reading modes from RAM. From the computer via bus 4, the device address (60) is received, fixed by the signal (61) of the start of the machine cycle. As a result, for ROM 32, a signal is generated (62) for a sign of access from COMPUTER1, ROM 32 generates a working signal (63) for allowing access of COMPUTER1 to RAM and data is sent to bus 49 from the corresponding RAM cell 24. At this time, the address 5 is received from PC2 (65) of the device, fixed by the signal (66) of the beginning of the machine cycle coming from the bus 47. As a result, from the output of the trigger 30 to the address input 4 of the ROM 32, a signal (67) of the sign of access from the computer 2 is received. Since this time, access permission was issued for computer1, regardless of the current code of priority levels for VM2 from output 4 of ROM 32 receives a signal (68) "Not Ready" and the computer cycle of the computer2 is suspended until the signal (62) of the sign of access of the computer1 is ended, after which, for computer2 from the output 1 of the ROM 32, an access permission signal (69) is received from the corresponding cell RAM 24 on the bus 50 receives data (signals 70). In this case, the signal (71) "Read memory", received from the computer via bus 41, increases in duration, as does the entire computer cycle of the computer in the situation under consideration.

При одновременном поступлении признаков обращения от любых двух ЭВМ предпочтение отдается той ЭВМ, уровень приоритета которой в данное время выше, машинный цикл ЭВМ более низкого уровня при этом приостанавливается до исполнения заявки от ЭВМ более высокого уровня. При одновременном поступлении трех заявок каждая исполняется последовательно в соответствии с текущим кодом уровня приоритета. With the simultaneous receipt of signs of treatment from any two computers, preference is given to that computer whose priority level is currently higher, the computer cycle of a lower level is suspended until the execution of the application from a higher level computer. With the simultaneous receipt of three applications, each is executed sequentially in accordance with the current priority level code.

Для устранения возможности монопольного захвата ресурса двумя ЭВМ старших уровней и блокировки доступа для ЭВМ младшего уровня при одновременном поступлении запросов от трех ЭВМ (см. фиг.5) после исполнения заявки ЭВМ самого высокого старшего уровня происходит изменение (икрементирование) кода уровней приоритета и уровни приоритета всех ЭВМ циклически смещаются на один уровень вниз, в результате ЭВМ низшего уровня приобретает статус самого высокого уровня. Новое изменение статуса ЭВМ происходит при следующем одновременном обращении к устройству от трех ЭВМ. Под одновременным понимается поступление заявок от двух ЭВМ в интервале текущего исполнения заявки. To eliminate the possibility of exclusive resource capture by two computers of higher levels and blocking access for computers of the lower level while receiving requests from three computers (see Fig. 5), after the application of computers of the highest senior level is executed, the code of priority levels and priority levels change (increment) all computers are cyclically shifted one level down; as a result, computers of the lowest level acquire the status of the highest level. A new change in computer status occurs during the next simultaneous access to the device from three computers. By simultaneous is meant the receipt of applications from two computers in the interval of the current execution of the application.

Пусть в рассматриваемом режиме от ЭВМ1 поступает адрес (72) и ей выдается разрешение доступа (73). В этом интервале времени от ЭВМ2 и 3 поступают запросы по шинам адреса (74 и 75) и им соответственно выдаются сигналы "Не готов" (76 и 77). При появлении на двух входах сумматора 33 логической "1" на вход элемента И 19 поступает логическая "1" сигнала разрешения, на счетный вход счетчика 34 поступает сигнал (78) для инкрементирования содержимого счетчика и на адресные входы 6 и 7 ПЗУ 32 поступает новый код (79) уровней приоритета. Срез сигнала (78) определяется срезом сигнала (73) разрешения доступа, чем достигается изменение статуса ЭВМ строго после исполнения заявки самого высокого уровня. На фиг.5 различной штриховкой показаны различающиеся коды статуса ЭВМ. Suppose that in the considered mode the address (72) is received from the computer1 and the access permission (73) is issued to it. In this time interval, computers 2 and 3 receive requests on the address buses (74 and 75) and they are respectively given signals "Not Ready" (76 and 77). When the logical “1” appears at the two inputs of adder 33, the logical signal “1” of the enable signal arrives at the input of the And 19 element, the signal (78) is supplied to the counter input of the counter 34 for incrementing the contents of the counter and a new code is sent to the address inputs 6 and 7 of the ROM 32 (79) priority levels. The signal slice (78) is determined by the slice of the access permission signal (73), thereby achieving a change in the status of the computer strictly after the execution of the application of the highest level. In Fig. 5, various shading shows the different computer status codes.

Реализация устройства. Дешифраторы 1-3 могут быть выполнены на комбинаторных элементах или на ПЗУ. Мажоритарный элемент 33 может быть выполнен на микросхеме 533ЛП3. Двунаправленный коммутатор 36 может быть выполнен на шести микросхемах 585АП16 (см. фиг.6). Аналогично может быть выполнен коммутатор 35. Формирователь 25 импульсов может быть реализован на микросхеме 133АГ3 (см. фиг.7). Возможная прошивка ПЗУ32 представлена в таблице. Device implementation. Decoders 1-3 can be performed on combinatorial elements or on ROM. The majority element 33 can be performed on the chip 533LP3. Bidirectional switch 36 can be performed on six chips 585AP16 (see Fig.6). Similarly, the switch 35 can be made. The pulse shaper 25 can be implemented on the chip 133AG3 (see Fig.7). Possible firmware ROM 32 is presented in the table.

Claims

A COMPUTER SYSTEM EXCHANGE DEVICE containing the first, second and third decoders whose inputs are connected to the corresponding lines of the first, second and third address buses, thirteen AND elements, four OR elements, RAM, a pulse shaper, three delay elements, three triggers, different the fact that it has a read-only memory, an adder modulo K (where K> 2), a counter, an address switch, a bi-directional switch, the first, second and third device readiness buses are connected respectively to the first, second and third outputs of read-only memory and the first, second and third inputs of the adder modulo K, the output of which is connected to the counter input of the counter, the outputs of the zero and first bits of which are connected respectively to the first group of address inputs of read-only memory, the second group of address inputs of which are connected respectively, with the outputs of the first, second, third, fourth, fifth, sixth AND elements, the output of the first AND element is connected to the first inputs of the first OR element and the seventh AND element, the output of the third element nta And is connected to the first inputs of the second OR element and the eighth element And, the output of the fifth element And is connected to the first inputs of the third OR element and the ninth element And, the output of the second AND element is connected to the second input of the first OR element, The output of which is connected to the first input of the tenth element And, the output of which is connected to the input of the first delay element, the output of which is connected to the zero address input of read-only memory, the sampling inputs of the first inputs of the address switch and the data switch, and the first input of the seventh element the second input of which is connected to the output of the second delay element, the input inputs of the second inputs of the address switch and the data switch and the first input of the eighth element And, the second input of which is connected to the output of the eleventh element And, the first input of which is connected to the output of the second element OR, the second input of which connected to the output of the fifth element And, the output of the sixth element And is connected to the second input of the third element OR, the output of which is connected to the first input of the twelfth element And, the output of which is connected to the third input its delay element, the output of which is connected to the second address input of read-only memory, the second input of the ninth AND element and the third inputs of the sample inputs of the data switches and the address switch, the outputs of the seventh, eighth and ninth AND elements are connected to the corresponding inputs of the fourth OR element, the output of which is connected to the direction input of the data switch and the input of the pulse shaper, the output of which is connected to the input of the memory record, the resolution input of which is connected to the sixth output of read-only memory tee, the seventh output of which is connected to the first input of the thirteenth element And, the second input of which is connected to the output of the adder modulo K, the first, second and third buses of the beginning of the machine cycle of the device are connected respectively to the synchronization inputs of the first, second and third triggers, the information inputs of which are connected with the outputs of the first, second, and third decoders, respectively, the first, second, and third buses of the device record are connected to the inverse inputs of the first, third, and fifth elements of And, the first, second, and third buses device readings are connected to the inverse inputs of the second, fourth and sixth elements And, the first, second and third bus address of the device are connected respectively to the first, second and third information inputs of the address switch, the information outputs of which are connected to the corresponding address inputs of RAM, the data inputs of which connected to the corresponding bits of the first, second and third information outputs of the data switch, the first, second and third information inputs of which are connected with the corresponding bits of the information outputs of the RAM, the first, second and third bi-directional data buses of the device are connected to the corresponding bits of the first, second and third information inputs - the outputs of the data switch.