RU2014139597A - Представление фильтрации наблюдения, ассоциированной с буфером данных - Google Patents

Представление фильтрации наблюдения, ассоциированной с буфером данных Download PDF

Info

Publication number
RU2014139597A
RU2014139597A RU2014139597A RU2014139597A RU2014139597A RU 2014139597 A RU2014139597 A RU 2014139597A RU 2014139597 A RU2014139597 A RU 2014139597A RU 2014139597 A RU2014139597 A RU 2014139597A RU 2014139597 A RU2014139597 A RU 2014139597A
Authority
RU
Russia
Prior art keywords
memory
observation
memory request
soc
data
Prior art date
Application number
RU2014139597A
Other languages
English (en)
Other versions
RU2608000C2 (ru
Inventor
Жозе С. НЕЙЛЛ
Дэниэл Ф. КАТТЕР
Джеймс Д. АЛЛЕН
Деепак ЛИМАЙЕ
Шади Т. КАСАВНЕ
Original Assignee
Интел Корпорейшн
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Интел Корпорейшн filed Critical Интел Корпорейшн
Publication of RU2014139597A publication Critical patent/RU2014139597A/ru
Application granted granted Critical
Publication of RU2608000C2 publication Critical patent/RU2608000C2/ru

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • G06F12/08Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0815Cache consistency protocols
    • G06F12/0831Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • G06F12/08Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10Address translation
    • G06F12/1027Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10Providing a specific technical effect
    • G06F2212/1032Reliability improvement, data loss prevention, degraded operation etc
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02DCLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

1. Система на кристалле (SoC), содержащая:фабрикат для взаимного соединения множества агентов SoC, фабрикат, содержащий:буфер данных, включающий в себя множество входов, каждый из которых предназначен для сохранения данных, которые должны быть переданы в и из множества агентов, и в и из запоминающего устройства, соединенного с SoC; исредство арбитража, предназначенное для обеспечения приема множества запросов запоминающего устройства, ассоциированных с данными в одном из множества входов после того, как фабрикат сделал недействительными данные, по меньшей мере, в одном запоминающем устройстве кэша первого агента среди множества агентов.2. SoC по п. 1, дополнительно содержащая индикатор собственности, ассоциированный с каждым из множества входов буфера данных, в котором индикатор собственности представляет собой первое состояние, для обозначения того, что соответствующие данные входа были сделаны недействительными в агентах кэширования среди множества агентов.3. SoC по п. 2, в которой средство арбитража предназначено для обновления индикатора собственности для первого состояния, когда удаляют первый запрос памяти с наблюдением, ассоциированный с данными первого входа буфера данных.4. SoC по п. 3, в которой средство арбитража предназначено для приема одного или больше последующих запросов памяти, ассоциированных с данными первого входа прежде, чем будет удален первый запрос памяти с наблюдением.5. SoC по п. 4, в которой один или больше последующих запросов памяти поступает из того же запрашивающего устройства, как и первый запрос памяти с наблюдением.6. SoC по п. 4, в которой средство арбитража понижает один или больше последующих запросов памяти из памяти с наблюдени

Claims (25)

1. Система на кристалле (SoC), содержащая:
фабрикат для взаимного соединения множества агентов SoC, фабрикат, содержащий:
буфер данных, включающий в себя множество входов, каждый из которых предназначен для сохранения данных, которые должны быть переданы в и из множества агентов, и в и из запоминающего устройства, соединенного с SoC; и
средство арбитража, предназначенное для обеспечения приема множества запросов запоминающего устройства, ассоциированных с данными в одном из множества входов после того, как фабрикат сделал недействительными данные, по меньшей мере, в одном запоминающем устройстве кэша первого агента среди множества агентов.
2. SoC по п. 1, дополнительно содержащая индикатор собственности, ассоциированный с каждым из множества входов буфера данных, в котором индикатор собственности представляет собой первое состояние, для обозначения того, что соответствующие данные входа были сделаны недействительными в агентах кэширования среди множества агентов.
3. SoC по п. 2, в которой средство арбитража предназначено для обновления индикатора собственности для первого состояния, когда удаляют первый запрос памяти с наблюдением, ассоциированный с данными первого входа буфера данных.
4. SoC по п. 3, в которой средство арбитража предназначено для приема одного или больше последующих запросов памяти, ассоциированных с данными первого входа прежде, чем будет удален первый запрос памяти с наблюдением.
5. SoC по п. 4, в которой один или больше последующих запросов памяти поступает из того же запрашивающего устройства, как и первый запрос памяти с наблюдением.
6. SoC по п. 4, в которой средство арбитража понижает один или больше последующих запросов памяти из памяти с наблюдением до запросов памяти без наблюдения.
7. SoC по п. 1, в которой первый агент содержит кэширующий агент, и множество запросов памяти принимают из некэширующего агента среди множества агентов.
8. SoC по п. 7, в которой средство арбитража выполнено с возможностью понижения запроса памяти с наблюдением среди некэширующего агента до запроса памяти без наблюдения, и передачи данных, ассоциированных с запросом памяти с наблюдением в агент без кэширования, без выработки запроса наблюдения для каптирующих агентов среди множества агентов.
9. SoC по п. 1, в которой средство арбитража содержит временный фильтр наблюдения, временный фильтр наблюдения включает в себя буфер данных и не включает в себя одно или больше запоминающих устройств кэша SoC.
10. Способ, содержащий этапы, на которых:
принимают первый запрос памяти с наблюдением для первого адреса в когерентном фабрикате процессора из агента без кэширования процессора;
детектируют, является ли вход буфера данных когерентного фабриката, ассоциированного с первым адресом, принадлежащим когерентному фабрикату; и
если это так, понижают первый запрос памяти с наблюдением до запроса памяти без наблюдения.
11. Способ по п. 10, дополнительно содержащий этапы, если вход не принадлежит когерентному фабрикату, принимают и понижают первый запрос памяти с наблюдением, если первый запрос памяти с наблюдением происходит из того устройства запроса, что и находящийся на рассмотрении запрос памяти с наблюдением для первого адреса.
12. Способ по п. 11, дополнительно содержащий этапы: принимают и понижают первый запрос памяти с наблюдением прежде, чем обработка наблюдения для рассматриваемого запроса памяти с наблюдением будет закончена.
13. Способ по п. 10, дополнительно содержащий этапы, в то время как рассматривают запрос памяти без наблюдения: принимают один или больше последующих запросов в памяти до первого адреса из того же запрашивающего устройства, что и первый запрос памяти с наблюдением.
14. Способ по п. 10, в котором понижение первого запроса памяти с наблюдением содержит: преобразуют первый запрос памяти с наблюдением до памяти запроса без наблюдения.
15. Способ по п. 11, дополнительно содержащий, если вход буфера данных не принадлежит когерентному фабрикату: определяют, находится ли активный запрос памяти на рассмотрении для входа, и если активный запрос памяти не рассматривается для такого входа, принимают первый запрос памяти с наблюдением и выполняют отмену запроса памяти с наблюдением для одного или больше агентов кэширования процессора.
16. Способ по п. 15, дополнительно содержащий, если активный запрос памяти выполняется для входа: останавливают первый запрос памяти с наблюдением.
17. Способ по п. 15, дополнительно содержащий установку индикатора собственности для входа, для обозначения того, что когерентному фабрикату принадлежит вход, в ответ на удаление первого запроса памяти с наблюдением, и сброс индикатора принадлежности для входа, в ответ на выделение входа в буфере данных.
18. Способ по п. 10, дополнительно содержащий хранящиеся данные возврата, ассоциированные с запросом памяти без наблюдения в буфере данных до тех пор, пока не будет закончена отмена предыдущего обновления из устройства запроса, в соответствии с первым запросом памяти с наблюдением.
19. По меньшей мере, один считываемый устройством носитель информации, содержащий множество инструкций, который в ответ на их исполнение в вычислительном устройстве, обеспечивает выполнение вычислительным устройством способа по любому из пп. 10-18.
20. Система, содержащая:
систему на кристалле (SoC), включающую в себя:
первое ядро и первое запоминающее устройство кэша;
по меньшей мере, один контроллер запоминающего устройства, выполненный с возможностью соединения с динамическим оперативным запоминающим устройством (DRAM);
первый не кэширующий агент;
фабрикат для подключения первого ядра, первого не кэширующего агента и, по меньшей мере, одного контроллера памяти, причем фабрикат включает в себя буфер данных и временную логическую схему фильтра наблюдения, включающую в себя буфер данных и не включающую в себя первое запоминающее устройство кэша, временную логическую схему фильтра наблюдения, выполненную с возможностью передачи множества запросов памяти с наблюдением по первому адресу из первого не кэширующего агента, которые должны быть приняты без остановки, когда индикатор, ассоциированный с первым адресом, обозначает, что фабрикат осуществляет управление по первому адресу; и
DRAM, соединенный с SoC.
21. Система по п. 20, в которой временная логическая схема фильтра наблюдения включена в соответствии с базовой системой ввода-вывода (BIOS), встроенным программным обеспечением или другим программным обеспечением.
22. Система по п. 20, в которой временный фильтр наблюдения выполнен с возможностью обеспечения множества запросов памяти с наблюдением, которые должны быть приняты после того, как фабрикат сделал недействительными данные, ассоциированные с первым адресом в первом запоминающем устройстве кэша.
23. Система по п. 22, в которой индикатор предназначен для обозначения того, что фабрикат осуществляет управление над первым адресом после того, как данные, ассоциированные с первым адресом, были сделаны недействительными.
24. Система по п. 20, в которой временная логическая схема фильтра наблюдения предназначена для обновления индикатора, когда первый запрос памяти с наблюдением, ассоциированный с первым адресом, удаляют, и в котором временная логическая схема фильтра наблюдения предназначена для приема одного или больше последующих запросов памяти, ассоциированных с первым адресом прежде, чем первый запрос памяти с наблюдением будет удален.
25. Система по п. 24, в которой временная логическая схема фильтра наблюдения предназначена для понижения одного или больше последующих запросов памяти из запросов памяти с наблюдением до запросов памяти без наблюдения.
RU2014139597A 2013-03-15 2013-03-15 Представление фильтрации наблюдения, ассоциированной с буфером данных RU2608000C2 (ru)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2013/031838 WO2014142939A1 (en) 2013-03-15 2013-03-15 Providing snoop filtering associated with a data buffer

Publications (2)

Publication Number Publication Date
RU2014139597A true RU2014139597A (ru) 2016-04-20
RU2608000C2 RU2608000C2 (ru) 2017-01-11

Family

ID=51533859

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2014139597A RU2608000C2 (ru) 2013-03-15 2013-03-15 Представление фильтрации наблюдения, ассоциированной с буфером данных

Country Status (7)

Country Link
US (1) US9767026B2 (ru)
EP (1) EP2972909A4 (ru)
KR (1) KR101814412B1 (ru)
CN (1) CN105009101B (ru)
DE (1) DE112013001361B4 (ru)
RU (1) RU2608000C2 (ru)
WO (1) WO2014142939A1 (ru)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9563579B2 (en) 2013-02-28 2017-02-07 Intel Corporation Method, apparatus, system for representing, specifying and using deadlines
US9569362B2 (en) * 2014-11-13 2017-02-14 Cavium, Inc. Programmable ordering and prefetch
US10013385B2 (en) 2014-11-13 2018-07-03 Cavium, Inc. Programmable validation of transaction requests
US9971711B2 (en) * 2014-12-25 2018-05-15 Intel Corporation Tightly-coupled distributed uncore coherent fabric
US9606925B2 (en) * 2015-03-26 2017-03-28 Intel Corporation Method, apparatus and system for optimizing cache memory transaction handling in a processor
US9996487B2 (en) 2015-06-26 2018-06-12 Intel Corporation Coherent fabric interconnect for use in multiple topologies
US10157133B2 (en) * 2015-12-10 2018-12-18 Arm Limited Snoop filter for cache coherency in a data processing system
US9990292B2 (en) * 2016-06-29 2018-06-05 Arm Limited Progressive fine to coarse grain snoop filter
US20180165240A1 (en) * 2016-12-08 2018-06-14 Intel IP Corporation Interconnect network supporting multiple consistency mechanisms, multiple protocols, and multiple switching mechanisms
CN106656391B (zh) * 2016-12-12 2018-10-12 中国航空工业集团公司西安航空计算技术研究所 一种交换机芯片多路时钟同步原语冲突处理电路
US10042766B1 (en) 2017-02-02 2018-08-07 Arm Limited Data processing apparatus with snoop request address alignment and snoop response time alignment
US10303603B2 (en) 2017-06-13 2019-05-28 Microsoft Technology Licensing, Llc Low power multi-core coherency
US10282298B2 (en) 2017-06-13 2019-05-07 Microsoft Technology Licensing, Llc Store buffer supporting direct stores to a coherence point
RU2649943C1 (ru) * 2017-07-04 2018-04-05 федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский ядерный университет "МИФИ" (НИЯУ МИФИ) Многовыходной арбитр приоритетов
CN108334337B (zh) * 2018-01-30 2022-02-01 江苏华存电子科技有限公司 含自动管理功能的低延迟指令调度器及过滤猜测访问方法
US11275616B2 (en) * 2019-06-13 2022-03-15 Apple Inc. Resource access management
CN111984387A (zh) * 2020-08-26 2020-11-24 上海兆芯集成电路有限公司 用于调度发布队列中指令的方法及处理器

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5951657A (en) * 1996-06-19 1999-09-14 Wisconsin Alumni Research Foundation Cacheable interface control registers for high speed data transfer
US6874039B2 (en) * 2000-09-08 2005-03-29 Intel Corporation Method and apparatus for distributed direct memory access for systems on chip
US6959364B2 (en) * 2002-06-28 2005-10-25 Intel Corporation Partially inclusive snoop filter
US7093079B2 (en) * 2002-12-17 2006-08-15 Intel Corporation Snoop filter bypass
US7644237B1 (en) 2003-06-23 2010-01-05 Mips Technologies, Inc. Method and apparatus for global ordering to insure latency independent coherence
US7130967B2 (en) 2003-12-10 2006-10-31 International Business Machines Corporation Method and system for supplier-based memory speculation in a memory subsystem of a data processing system
US7392351B2 (en) 2005-03-29 2008-06-24 International Business Machines Corporation Method and apparatus for filtering snoop requests using stream registers
US7373462B2 (en) * 2005-03-29 2008-05-13 International Business Machines Corporation Snoop filter for filtering snoop requests
US20080109624A1 (en) * 2006-11-03 2008-05-08 Gilbert Jeffrey D Multiprocessor system with private memory sections
US8631208B2 (en) 2009-01-27 2014-01-14 Intel Corporation Providing address range coherency capability to a device
US8650629B2 (en) * 2009-12-16 2014-02-11 Intel Corporation Interface logic for a multi-core system-on-a-chip (SoC)
US8522189B2 (en) * 2011-03-09 2013-08-27 Intel Corporation Functional fabric based test access mechanism for SoCs
US9043665B2 (en) * 2011-03-09 2015-05-26 Intel Corporation Functional fabric based test wrapper for circuit testing of IP blocks
US8745335B2 (en) * 2011-06-29 2014-06-03 Synopsys, Inc. Memory arbiter with latency guarantees for multiple ports
US20130007376A1 (en) 2011-07-01 2013-01-03 Sailesh Kottapalli Opportunistic snoop broadcast (osb) in directory enabled home snoopy systems
US9563579B2 (en) 2013-02-28 2017-02-07 Intel Corporation Method, apparatus, system for representing, specifying and using deadlines

Also Published As

Publication number Publication date
US20140281197A1 (en) 2014-09-18
RU2608000C2 (ru) 2017-01-11
WO2014142939A1 (en) 2014-09-18
EP2972909A1 (en) 2016-01-20
KR20150107831A (ko) 2015-09-23
EP2972909A4 (en) 2016-12-14
DE112013001361T5 (de) 2014-11-27
CN105009101A (zh) 2015-10-28
KR101814412B1 (ko) 2018-01-03
DE112013001361B4 (de) 2023-06-15
CN105009101B (zh) 2018-03-13
US9767026B2 (en) 2017-09-19

Similar Documents

Publication Publication Date Title
RU2014139597A (ru) Представление фильтрации наблюдения, ассоциированной с буфером данных
JP6944983B2 (ja) ハイブリッドメモリ管理
WO2016082793A1 (zh) 高速缓存cache存储器系统及访问缓存行cache line的方法
CN103106122B (zh) 同时待处理数据访问请求的数据冲突处理的方法和装置
JP6066250B2 (ja) マルチコア異種システム変換のルックアサイドバッファコヒーレンシ
US20180143905A1 (en) Network-aware cache coherence protocol enhancement
JP2013037517A5 (ru)
CN105190565A (zh) 具有改进的可扩展性的存储器对象引用计数管理
JP2014120151A5 (ru)
JP2012118958A5 (ru)
US9747210B2 (en) Managing a lock to a resource shared among a plurality of processors
CN103430161B (zh) 一种基于PCIE Switch通信的方法、装置及系统
JP6453997B2 (ja) ヘテロジニアスプロセッサシステムにおけるキャッシュ間のデータ移動
US9183150B2 (en) Memory sharing by processors
US20170185514A1 (en) Caching policies for processing units on multiple sockets
JP2019133662A5 (ru)
GB2597884A (en) Executing multiple data requests of multiple-core processors
JP2017527027A5 (ru)
CN109716305B (zh) 实现异步高速缓存维护操作的方法、计算设备以及介质
JP2016529639A5 (ru)
KR20110127479A (ko) 멀티 프로세서 장치 및 그것의 인터 프로세스 통신 방법
CN104461957A (zh) 一种异构多核cpu共享片上高速缓存的方法及装置
KR102383040B1 (ko) 홈 에이전트 기반 캐시 전송 가속 기법
CN104714906B (zh) 动态处理器-存储器再向量化架构
EP3295314A1 (en) Prefetch tag for eviction promotion

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20180316