Claims (1)
Демодулятор псевдослучайных сигналов с относительной фазовой модуляцией, состоящий из первого перемножителя, первый вход которого является входом устройства, и подключен через последовательно соединенные блок синхронизации и генератор псевдослучайной последовательности к его второму входу, двух параллельных ветвей квадратурного приема, каждая из которых содержит последовательно соединенные вторые перемножители и интеграторы, кроме того, третьи перемножители с подключенными к их вторым входам выходов первых элементов задержки, причем первые входы вторых перемножителей соединены с выходом первого перемножителя, а также автономный генератор опорного сигнала, подключенный ко вторым входам вторых перемножителей в одной из параллельных ветвей квадратурного приема непосредственно, а ко второй - через фазовращатель на π/2, отличающийся тем, что введены в каждую из параллельных ветвей квадратурного приема суммирующие накопители, включенные между выходами интеграторов и входами первых элементов задержки, и соединенные по выходу с первыми входами третьих перемножителей, а также вторые элементы задержки и четвертые перемножители, причем вторые элементы задержки включены между выходами первых элементов задержки и вторыми входами четвертых перемножителей, первые входы которых подключены к выходам первых элементов задержки, а выходы, являющиеся вторыми выходами каждой из двух параллельных ветвей квадратурного приема, подключены к первому и второму входам второго сумматора, выход которого соединен с входами четвертого и шестого сумматоров непосредственно, а со вторыми входами пятого и седьмого сумматоров через второй инвертор, кроме того соединенные с выходами суммирующих накопителей пятые перемножители, вторые входы которых подключены к выходам вторых элементов задержки, а выходы, являющиеся третьими выходами каждой из двух параллельных ветвей квадратурного приема, соединены с первым и вторым входами третьего сумматора, выход которого подключен к третьим входам четвертого и пятого сумматоров непосредственно, а к третьим входам шестого и седьмого сумматоров через третий инвертор, дополнительно выходы третьих перемножителей, являющиеся первыми выходами каждой из двух параллельных ветвей квадратурного приема, соединены с первыми и вторыми входами первого сумматора, выход которого подключен к первым входам четвертого и седьмого сумматоров непосредственно, а к первым входам пятого и шестого сумматоров через первый инвертор, при этом выходы четвертого, пятого, шестого и седьмого сумматоров соединены с блоком выбора максимального сигнала, выход которого подключен к входу решающего блока, выход которого является выходом устройства.
A phase-modulated pseudo-random signal demodulator consisting of a first multiplier, the first input of which is the input of the device, and connected through a series-connected synchronization unit and a pseudo-random sequence generator to its second input, two parallel quadrature reception branches, each of which contains second multipliers connected in series and integrators, in addition, third multipliers with outputs of the first delay elements connected to their second inputs, etc. than the first inputs of the second multipliers are connected to the output of the first multiplier, as well as an autonomous reference signal generator connected directly to the second inputs of the second multipliers in one of the parallel branches of the quadrature input, and to the second via the phase shifter by π / 2, characterized in that each of the parallel branches of the quadrature reception summing drives included between the outputs of the integrators and the inputs of the first delay elements, and connected at the output to the first inputs of the third multiplier as well as second delay elements and fourth multipliers, the second delay elements included between the outputs of the first delay elements and the second inputs of the fourth multipliers, the first inputs of which are connected to the outputs of the first delay elements, and the outputs, which are the second outputs of each of the two parallel branches of the quadrature reception, connected to the first and second inputs of the second adder, the output of which is connected to the inputs of the fourth and sixth adders directly, and with the second inputs of the fifth and seventh total through the second inverter, in addition, fifth multipliers connected to the outputs of the accumulating drives, the second inputs of which are connected to the outputs of the second delay elements, and the outputs, which are the third outputs of each of the two parallel branches of the quadrature reception, are connected to the first and second inputs of the third adder, the output of which connected directly to the third inputs of the fourth and fifth adders, and to the third inputs of the sixth and seventh adders through the third inverter, in addition the outputs of the third multipliers, are the first outputs of each of the two parallel branches of the quadrature reception are connected to the first and second inputs of the first adder, the output of which is connected directly to the first inputs of the fourth and seventh adders, and to the first inputs of the fifth and sixth adders through the first inverter, while the outputs of the fourth, fifth , the sixth and seventh adders are connected to the maximum signal selection unit, the output of which is connected to the input of the decision unit, the output of which is the output of the device.