RU2014119923A - Устройство с переходными отверстиями в подложке и способ его производства - Google Patents

Устройство с переходными отверстиями в подложке и способ его производства Download PDF

Info

Publication number
RU2014119923A
RU2014119923A RU2014119923/28A RU2014119923A RU2014119923A RU 2014119923 A RU2014119923 A RU 2014119923A RU 2014119923/28 A RU2014119923/28 A RU 2014119923/28A RU 2014119923 A RU2014119923 A RU 2014119923A RU 2014119923 A RU2014119923 A RU 2014119923A
Authority
RU
Russia
Prior art keywords
substrate
grooves
conductive layer
groove
conductive material
Prior art date
Application number
RU2014119923/28A
Other languages
English (en)
Other versions
RU2603435C2 (ru
Inventor
Роналд ДЕККЕР
Боут МАРСЕЛИС
Марсель МЮЛДЕР
Рюдигер МАУКЗОК
Original Assignee
Конинклейке Филипс Н.В.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Конинклейке Филипс Н.В. filed Critical Конинклейке Филипс Н.В.
Publication of RU2014119923A publication Critical patent/RU2014119923A/ru
Application granted granted Critical
Publication of RU2603435C2 publication Critical patent/RU2603435C2/ru

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B06—GENERATING OR TRANSMITTING MECHANICAL VIBRATIONS IN GENERAL
    • B06B—METHODS OR APPARATUS FOR GENERATING OR TRANSMITTING MECHANICAL VIBRATIONS OF INFRASONIC, SONIC, OR ULTRASONIC FREQUENCY, e.g. FOR PERFORMING MECHANICAL WORK IN GENERAL
    • B06B1/00—Methods or apparatus for generating mechanical vibrations of infrasonic, sonic, or ultrasonic frequency
    • B06B1/02—Methods or apparatus for generating mechanical vibrations of infrasonic, sonic, or ultrasonic frequency making use of electrical energy
    • B06B1/0292—Electrostatic transducers, e.g. electret-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS

Abstract

1. Устройство (10) с переходными отверстиями в подложке, содержащее:подложку (12), выполненную из материала подложки и имеющую первую поверхность (12а) подложки и вторую поверхность (12b) подложки, противоположную первой поверхности (12а) подложки,множество соседних первых канавок (14), обеспеченных проводящим материалом и проходящих с первой поверхности (12а) подложки внутрь подложки (12), так что между первыми канавками (14) формируется множество спейсеров (16) из материала подложки,вторую канавку (18), обеспеченную проводящим материалом и проходящую со второй поверхности (12b) подложки внутрь материала подложки (12), причем вторая канавка (18) соединена с первыми канавками (14),проводящий слой (20), выполненный из проводящего материала и сформированный на стороне первой поверхности (12а) подложки, причем проводящий материал заполняет первые канавки (14), так что первый проводящий слой (20) имеет, по существу, планарную и закрытую поверхность, покрывающую заполненные первые канавки и формирующую электрическое соединение между заполненными канавками.2. Устройство по п. 1, дополнительно содержащее второй проводящий слой (22), выполненный из проводящего материала и сформированный на второй поверхности (12b) подложки.3. Устройство по п. 2, содержащее проводящий материал на поверхностях второй канавки (18), так что первый проводящий слой (20) и второй проводящий слой (22) электрически соединены.4. Устройство по п. 2, причем второй проводящий слой (22) формируется по меньшей мере на части второй поверхности (12b) подложки, окружающей вторую канавку (18).5. Устройство по п. 2, дополнительно содержащее электрическое соединение (39) между вторым проводящим слоем (22) �

Claims (13)

1. Устройство (10) с переходными отверстиями в подложке, содержащее:
подложку (12), выполненную из материала подложки и имеющую первую поверхность (12а) подложки и вторую поверхность (12b) подложки, противоположную первой поверхности (12а) подложки,
множество соседних первых канавок (14), обеспеченных проводящим материалом и проходящих с первой поверхности (12а) подложки внутрь подложки (12), так что между первыми канавками (14) формируется множество спейсеров (16) из материала подложки,
вторую канавку (18), обеспеченную проводящим материалом и проходящую со второй поверхности (12b) подложки внутрь материала подложки (12), причем вторая канавка (18) соединена с первыми канавками (14),
проводящий слой (20), выполненный из проводящего материала и сформированный на стороне первой поверхности (12а) подложки, причем проводящий материал заполняет первые канавки (14), так что первый проводящий слой (20) имеет, по существу, планарную и закрытую поверхность, покрывающую заполненные первые канавки и формирующую электрическое соединение между заполненными канавками.
2. Устройство по п. 1, дополнительно содержащее второй проводящий слой (22), выполненный из проводящего материала и сформированный на второй поверхности (12b) подложки.
3. Устройство по п. 2, содержащее проводящий материал на поверхностях второй канавки (18), так что первый проводящий слой (20) и второй проводящий слой (22) электрически соединены.
4. Устройство по п. 2, причем второй проводящий слой (22) формируется по меньшей мере на части второй поверхности (12b) подложки, окружающей вторую канавку (18).
5. Устройство по п. 2, дополнительно содержащее электрическое соединение (39) между вторым проводящим слоем (22) и ASIC (40).
6. Устройство по п. 1, причем вторая канавка (18) имеет ширину (w18), проходящую через значительную часть или все из первых канавок (14) и/или спейсеров (16).
7. Устройство по п. 1, причем ширина (w14, w16) каждой первой канавки (14) и/или каждого спейсера (16) находится в диапазоне между 0,5 и 5 нм.
8. Устройство по п. 1, причем глубина (l14, l16) каждой первой канавки (14) и/или каждого спейсера (16) составляет меньше 100 нм, в частности меньше 40 нм.
9. Устройство по п. 1, причем отношение размеров первых канавок (14) и/или вторых канавок (16) - между 10 и 30, в частности около 20.
10. Устройство по п. 1, причем подложка дополнительно содержит слой (15) электрически изолирующей поверхности.
11. Устройство по п. 1, где проводящий материал является поликремнием.
12. Сборка (100) емкостного ультразвукового преобразователя, подвергнутого микрообработке, содержащая устройство с переходными отверстиями в подложке по п. 1 и содержащая по меньшей мере одну ячейку (30) CMUT, электрически соединенную с первым проводящим слоем (20).
13. Способ производства устройства (10) с переходными отверстиями в подложке, причем способ содержит:
обеспечение подложки (12), выполненной из материала подложки и имеющей первую поверхность (12а) подложки и вторую поверхность (12b) подложки, противоположную первой поверхности (12а) подложки,
вытравливание множества соседних первых канавок (14) с первой поверхности (12а) подложки внутрь материала подложки (12), так что между первыми канавками (14) формируется множество спейсеров (16) из материала подложки,
вытравливание второй канавки (18) со второй поверхности (12b) подложки внутрь подложки (12), причем вторая канавка (18) соединена с первыми канавками (14), и
обеспечение проводящего слоя (20), выполненного из проводящего материала на стороне первой поверхности (12а) подложки, причем проводящий материал заполняет первые канавки (14), так что первый проводящий слой (20) имеет, по существу, планарную и закрытую поверхность, покрывающую заполненные первые канавки и формирующую электрическое соединение между заполненными первыми канавками.
RU2014119923/28A 2011-10-17 2012-10-12 Устройство с переходными отверстиями в подложке и способ его производства RU2603435C2 (ru)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201161547942P 2011-10-17 2011-10-17
US61/547,942 2011-10-17
PCT/IB2012/055547 WO2013057642A1 (en) 2011-10-17 2012-10-12 Through-wafer via device and method of manufacturing the same

Publications (2)

Publication Number Publication Date
RU2014119923A true RU2014119923A (ru) 2015-11-27
RU2603435C2 RU2603435C2 (ru) 2016-11-27

Family

ID=47428773

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2014119923/28A RU2603435C2 (ru) 2011-10-17 2012-10-12 Устройство с переходными отверстиями в подложке и способ его производства

Country Status (6)

Country Link
US (1) US9230908B2 (ru)
EP (1) EP2745315A1 (ru)
CN (1) CN103875068B (ru)
IN (1) IN2014CN02550A (ru)
RU (1) RU2603435C2 (ru)
WO (1) WO2013057642A1 (ru)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104023860B (zh) * 2011-12-20 2016-06-15 皇家飞利浦有限公司 超声换能器设备及制造所述超声换能器设备的方法
US10586753B2 (en) 2014-03-31 2020-03-10 Koninklijke Philips N.V. IC die, ultrasound probe, ultrasonic diagnostic system and method
WO2016147529A1 (ja) * 2015-03-16 2016-09-22 富士電機株式会社 半導体装置の製造方法
US11097942B2 (en) * 2016-10-26 2021-08-24 Analog Devices, Inc. Through silicon via (TSV) formation in integrated circuits
WO2019213448A1 (en) * 2018-05-03 2019-11-07 Butterfly Network, Inc. Vertical packaging for ultrasound-on-a-chip and related methods

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5381385A (en) 1993-08-04 1995-01-10 Hewlett-Packard Company Electrical interconnect for multilayer transducer elements of a two-dimensional transducer array
US5619476A (en) * 1994-10-21 1997-04-08 The Board Of Trustees Of The Leland Stanford Jr. Univ. Electrostatic ultrasonic transducer
US6430109B1 (en) * 1999-09-30 2002-08-06 The Board Of Trustees Of The Leland Stanford Junior University Array of capacitive micromachined ultrasonic transducer elements with through wafer via connections
US6716737B2 (en) 2002-07-29 2004-04-06 Hewlett-Packard Development Company, L.P. Method of forming a through-substrate interconnect
US20040104454A1 (en) * 2002-10-10 2004-06-03 Rohm Co., Ltd. Semiconductor device and method of producing the same
US6836020B2 (en) * 2003-01-22 2004-12-28 The Board Of Trustees Of The Leland Stanford Junior University Electrical through wafer interconnects
US7257051B2 (en) * 2003-03-06 2007-08-14 General Electric Company Integrated interface electronics for reconfigurable sensor array
JP2005032769A (ja) * 2003-07-07 2005-02-03 Seiko Epson Corp 多層配線の形成方法、配線基板の製造方法、デバイスの製造方法
WO2005088699A1 (en) * 2004-03-10 2005-09-22 Koninklijke Philips Electronics N.V. Method of manufacturing an electronic device and a resulting device
JP5275565B2 (ja) 2004-06-07 2013-08-28 オリンパス株式会社 静電容量型超音波トランスデューサ
CN101589543B (zh) 2005-05-18 2012-10-31 科隆科技公司 微机电换能器
US7622848B2 (en) 2006-01-06 2009-11-24 General Electric Company Transducer assembly with z-axis interconnect
RU2009102251A (ru) 2006-06-26 2010-08-10 Конинклейке Филипс Электроникс, Н.В. (Nl) Соединение методом перевернутого кристалла при помощи небольшого отверстия в пассивирующем слое
RU2449418C2 (ru) 2006-09-25 2012-04-27 Конинклейке Филипс Электроникс Н.В. Межсоединение по методу перевернутого кристалла через сквозные отверстия в микросхеме
WO2008054395A1 (en) * 2006-11-03 2008-05-08 Research Triangle Institute Enhanced ultrasound imaging probes using flexure mode piezoelectric transducers
US8110899B2 (en) * 2006-12-20 2012-02-07 Intel Corporation Method for incorporating existing silicon die into 3D integrated stack
US7843022B2 (en) 2007-10-18 2010-11-30 The Board Of Trustees Of The Leland Stanford Junior University High-temperature electrostatic transducers and fabrication method
US7781238B2 (en) 2007-12-06 2010-08-24 Robert Gideon Wodnicki Methods of making and using integrated and testable sensor array
US8062975B2 (en) * 2009-04-16 2011-11-22 Freescale Semiconductor, Inc. Through substrate vias

Also Published As

Publication number Publication date
US9230908B2 (en) 2016-01-05
IN2014CN02550A (ru) 2015-08-07
WO2013057642A1 (en) 2013-04-25
CN103875068A (zh) 2014-06-18
CN103875068B (zh) 2018-07-10
EP2745315A1 (en) 2014-06-25
US20140293751A1 (en) 2014-10-02
RU2603435C2 (ru) 2016-11-27

Similar Documents

Publication Publication Date Title
JP2012060115A5 (ru)
RU2014119923A (ru) Устройство с переходными отверстиями в подложке и способ его производства
TW200627631A (en) Non-volatile memory and manufacturing method and operating method thereof
WO2012005851A3 (en) Electrically conductive laminate structures, electrical interconnects, and method of forming electrical interconnects
JP2012182446A5 (ru)
TW200741916A (en) Low resistance and inductance backside through vias and methods of fabricating same
WO2012143784A8 (en) Semiconductor device and manufacturing method thereof
JP2012521704A5 (ru)
JP2006186999A5 (ru)
WO2009038033A1 (ja) エレクトロクロミック表示素子及びその製造方法
JP2018046253A5 (ru)
TW200739751A (en) Self-aligned body contact for an semiconductor-on-insulator trench device and method of fabricating same
TW200636814A (en) MIM capacitor and method of fabricating same
JP2011086941A5 (ru)
JP2009164558A5 (ru)
JP2009543353A5 (ru)
JP2010114152A5 (ru)
JP2017005117A5 (ru)
JP2008066567A5 (ru)
JP2009278072A5 (ru)
WO2009158175A3 (en) Led with reduced electrode area
TW200644174A (en) Method for forming a semiconductor device
JP2013046086A5 (ru)
GB201202436D0 (en) Early entry
JP2010258153A5 (ja) 半導体装置の製造方法