RU201248U1 - Четырёхканальная управляющая система - Google Patents
Четырёхканальная управляющая система Download PDFInfo
- Publication number
- RU201248U1 RU201248U1 RU2020115627U RU2020115627U RU201248U1 RU 201248 U1 RU201248 U1 RU 201248U1 RU 2020115627 U RU2020115627 U RU 2020115627U RU 2020115627 U RU2020115627 U RU 2020115627U RU 201248 U1 RU201248 U1 RU 201248U1
- Authority
- RU
- Russia
- Prior art keywords
- computing unit
- channel
- control
- synchronization
- input
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
Abstract
Полезная модель относится к вычислительной технике. Техническим результатом является повышение надёжности системы. Для этого система содержит четыре управляющих канала, каждый из которых содержит вычислительный блок и блок ввода-вывода. Вычислительный блок содержит ЭВМ, основной и резервный приёмопередатчики последовательного интерфейса, основную и резервную магистрали межпроцессорного обмена. ЭВМ выполнена с первым, вторым и третьим входами синхронизации и первым, вторым и третьим выходами синхронизации, являющимися первым, вторым и третьим входами синхронизации и первым, вторым и третьим выходами синхронизации вычислительного блока соответственно, и первым, вторым и третьим входами контроля и первым, вторым и третьим выходами контроля, являющимися первым, вторым и третьим входами контроля и первым, вторым и третьим выходами контроля вычислительного блока соответственно. Вычислительный блок и блок ввода-вывода в каждом канале соединены шиной. Блок ввода-вывода выполнен с возможностью формирования на своих выходах, под управлением вычислительного блока, сигналов управления и импульсных сигналов исправности канала системы. 2 ил.
Description
Полезная модель относится к вычислительной технике и может быть использовано при построении управляющих вычислительных устройств высокой надёжности, к примеру, цифрового управляющего модуля комплекса энергопреобразующего системы электропитания космическим аппаратом.
Известна трёхканальная резервированная микропроцессорная система (а.с. №1494761, МПК G06F 11/16, опубл. 1994.03.30), состоящая из трёх однотипных резервных каналов, работающих строго синхронно, каждый из которых содержит микропроцессор, блок памяти, блок ввода-вывода, регистр адреса, блок управления, блок исправления информации в двунаправленной магистрали, первый и второй блоки исправления информации. Синхронизация работы каналов обеспечивается с помощью внешних тактовых сигналов синхронных и синфазных между собой. В системе организовано мажоритарное восстановление информации между микропроцессорами, блоками ввода-вывода и блоками памяти каналов системы.
Недостатками такого технического решения являются:
- низкая надёжность системы из-за невозможности функционировать при одном исправном канале, так как каналы системы не способны информировать смежные каналы и внешнюю аппаратуру о своей исправности и для функционирования такой системы необходимо формирование в каналы системы внешних тактовых сигналов высокой частоты, синхронизированных между собой.
Известна трёхканальная управляющая система (патент №2054710, МПК G06F 15/16, опубл. 1996.02.20, содержащая три управляющих канала, каждый из которых содержит вычислительный блок и блок ввода-вывода. Система обеспечивает синхронное формирование выходных сигналов. Синхронное формирование выходных сигналов каналами обеспечивается с помощью межпроцессорного обмена. В системе организовано мажоритарное восстановление информации между вычислительными блоками и блоками ввода-вывода каналов системы.
Недостатками такого технического решения являются:
- низкая надёжность системы из-за невозможности функционировать при одном исправном канале, так как каналы системы не способны информировать смежные каналы и внешнюю аппаратуру о своей исправности.
Известна трёхканальная управляющая система (патент №2333529, МПК G06F 15/16, опубл. 2008.09.10), содержащая три управляющих канала, каждый из которых содержит вычислительный блок и блок ввода-вывода. Вычислительный блок содержит ЭВМ, основной и резервный приёмопередатчики последовательного интерфейса, основную и резервную магистрали межпроцессорного обмена. Система обеспечивает синхронное формирование выходных сигналов с помощью межпроцессорного обмена. В системе организовано мажоритарное восстановление информации между вычислительными блоками и блоками ввода-вывода каналов системы. Каналы системы способны информировать смежные каналы и внешнюю аппаратуру о своей исправности.
Указанное устройство является наиболее близким по технической сущности и принято за прототип.
Недостатками такого технического решения являются:
- низкая надёжность системы из-за невозможности функционировать при возможном отказе трёх каналов из-за невозможности мажоритарного восстановления информации между вычислительными блоками и блоками ввода-вывода каналов системы без привлечения внешней аппаратуры, при отказе одного из каналов системы и невозможности мониторинга функционирования активного канала системы без привлечения внешней аппаратуры, при отказе двух смежных каналов системы.
Техническим результатом полезной модели является повышение надёжности системы.
Для достижения указанного технического результата в четырёхканальной управляющей системе, содержащей четыре управляющих канала, каждый из которых содержит вычислительный блок и блок ввода-вывода, вычислительные блоки содержат ЭВМ, выполненную с первым, вторым и третьим входами синхронизации и первым, вторым и третьим выходами синхронизации, являющимися первым, вторым и третьим входами синхронизации и первым, вторым и третьим выходами синхронизации вычислительного блока соответственно, первым, вторым и третьим входами контроля, являющимися первым, вторым и третьим входами контроля вычислительного блока соответственно, первым, вторым и третьим выходами контроля, являющимися первым, вторым и третьим выходами контроля вычислительного блока соответственно, и основной и резервный приёмопередатчики последовательного интерфейса, предназначенные для организации межпроцессорного обмена между каналами системы и соединенные с ЭВМ, вычислительный блок и блок ввода-вывода в каждом канале соединены шиной, основные приёмопередатчики последовательного интерфейса вычислительных блоков каналов системы соединены основной магистралью межпроцессорного обмена, резервные приёмопередатчики последовательного интерфейса вычислительных блоков каналов системы соединены резервной магистралью межпроцессорного обмена, первый выход синхронизации вычислительного блока первого канала системы соединен с третьим входом синхронизации вычислительного блока четвёртого канала системы, второй выход синхронизации вычислительного блока первого канала системы соединен со вторым входом синхронизации вычислительного блока третьего канала системы, третий выход синхронизации вычислительного блока первого канала системы соединен с первым входом синхронизации вычислительного блока второго канала системы, первый выход контроля вычислительного блока первого канала системы соединен с третьим входом контроля вычислительного блока четвёртого канала системы, второй выход контроля вычислительного блока первого канала системы соединен со вторым входом контроля вычислительного блока третьего канала системы, третий выход контроля вычислительного блока первого канала системы соединен с первым входом контроля вычислительного блока второго канала системы, первый выход синхронизации вычислительного блока второго канала системы соединен с третьим входом синхронизации вычислительного блока первого канала системы, второй выход синхронизации вычислительного блока второго канала системы соединен со вторым входом синхронизации вычислительного блока четвёртого канала системы, третий выход синхронизации вычислительного блока второго канала системы соединен с первым входом синхронизации вычислительного блока третьего канала системы, первый выход контроля вычислительного блока второго канала системы соединен с третьим входом контроля вычислительного блока первого канала системы, второй выход контроля вычислительного блока второго канала системы соединен со вторым входом контроля вычислительного блока четвёртого канала системы, третий выход контроля вычислительного блока второго канала системы соединен с первым входом контроля вычислительного блока третьего канала системы, первый выход синхронизации вычислительного блока третьего канала системы соединен с третьим входом синхронизации вычислительного блока второго канала системы, второй выход синхронизации вычислительного блока третьего канала системы соединен со вторым входом синхронизации вычислительного блока первого канала системы, третий выход синхронизации вычислительного блока третьего канала системы соединен с первым входом синхронизации вычислительного блока четвёртого канала системы, первый выход контроля вычислительного блока третьего канала системы соединен с третьим входом контроля вычислительного блока второго канала системы, второй выход контроля вычислительного блока третьего канала системы соединен со вторым входом контроля вычислительного блока первого канала системы, третий выход контроля вычислительного блока третьего канала системы соединен с первым входом контроля вычислительного блока четвёртого канала системы, первый выход синхронизации вычислительного блока четвёртого канала системы соединен с третьим входом синхронизации вычислительного блока третьего канала системы, второй выход синхронизации вычислительного блока четвёртого канала системы соединен со вторым входом синхронизации вычислительного блока второго канала системы, третий выход синхронизации вычислительного блока четвёртого канала системы соединен с первым входом синхронизации вычислительного блока первого канала системы, первый выход контроля вычислительного блока четвёртого канала системы соединен с третьим входом контроля вычислительного блока третьего канала системы, второй выход контроля вычислительного блока четвёртого канала системы соединен со вторым входом контроля вычислительного блока второго канала системы, третий выход контроля вычислительного блока четвёртого канала системы соединен с первым входом контроля вычислительного блока первого канала системы, а блок ввода-вывода выполнен с возможностью формирования на своих выходах, под управлением вычислительного блока, сигналов управления и импульсных сигналов исправности канала системы.
Повышение надёжности достигается за счёт способности системы функционировать до полного исчерпания функционального ресурса, т.е. вплоть до единственного канала, так как выполнение межпроцессорного обмена с помощью основных и резервных приёмопередатчиков последовательного интерфейса вычислительных блоков каналов системы, соединенных вышеописанным способом, и обмен сигналами через первый, второй и третий входы синхронизации и первый, второй и третий выходы синхронизации вычислительных блоков каналов системы, соединенных с входами и выходами синхронизации вычислительных блоков смежных каналов системы вышеописанным способом, и первый, второй и третий входы контроля и первый, второй и третий выходы контроля вычислительных блоков каналов системы, соединенных с входами и выходами контроля вычислительных блоков смежных каналов системы вышеописанным способом, не блокируют работу канала при отказе трёх смежных каналов.
Повышение надёжности системы, при отказе одного из каналов, достигается за счёт способности мажоритарного восстановления информации по схеме голосования «2 из 3» между вычислительными блоками и блоками ввода-вывода каналов системы, так как выполнение межпроцессорного обмена продолжает осуществляться между тремя каналами системы, соединённых вышеописанным способом.
Повышение надёжности системы, при отказе двух каналов, достигается посредством дублирования активного канала системы и возможностью выявления отказа третьего канала системы, за счёт того, что основным режимом работы двух оставшихся каналов системы, подключённых вышеописанным образом, является режим «1+1», означающий, что один канал работает в «горячем» активном режиме, второй канал – в «горячем» пассивном режиме, т.е. в режиме монитора активного канала.
Повышение надёжности системы обеспечивается за счёт того, что отказ одного, двух или трёх каналов может быть обнаружен смежными каналами самостоятельно, т.е. без привлечения внешней аппаратуры.
На фиг. 1 представлена структурная схема четырёхканальной управляющей системы; на фиг. 2 – структурная схема блока ввода-вывода.
Четырёхканальная управляющая система (фиг. 1) содержит четыре управляющих канала 1, каждый из которых содержит вычислительный блок 2 и блок ввода-вывода 3. Вычислительный блок 2 содержит ЭВМ 4 и основной 5 и резервный 6 приёмопередатчики последовательного интерфейса. ЭВМ 4 выполнена с первым 7, вторым 8 и третьим 9 входами синхронизации и первым 10, вторым 11 и третьим 12 выходами синхронизации, являющимися первым, вторым и третьим входами синхронизации и первым, вторым и третьим выходами синхронизации вычислительного блока 2 соответственно, и первым 13, вторым 14 и третьим 15 входами контроля и первым 16, вторым 17 и третьим 18 выходами контроля, являющимися первым, вторым и третьим входами контроля и первым, вторым и третьим выходами контроля вычислительного блока 2 соответственно. Вычислительный блок 2 и блок ввода-вывода 3 в каждом канале 1 соединены шиной 19. Основные 5 приёмопередатчики последовательного интерфейса вычислительных блоков 2 каналов 1 системы соединены основной 20 магистралью межпроцессорного обмена. Резервные 6 приемопередатчики последовательного интерфейса вычислительных блоков 2 каналов 1 системы соединены резервной 21 магистралью межпроцессорного обмена. Первый 10 выход синхронизации вычислительного блока 2 первого канала системы соединен с третьим 9 входом синхронизации вычислительного блока 2 четвёртого канала системы, второй 11 выход синхронизации вычислительного блока 2 первого канала системы соединен со вторым 8 входом синхронизации вычислительного блока третьего канала системы, третий 12 выход синхронизации вычислительного блока 2 первого канала системы соединен с первым 7 входом синхронизации вычислительного блока второго канала системы, первый 16 выход контроля вычислительного блока 2 первого канала системы соединен с третьим 15 входом контроля вычислительного блока 2 четвёртого канала системы, второй 17 выход контроля вычислительного блока 2 первого канала системы соединен со вторым 14 входом контроля вычислительного блока 2 третьего канала системы, третий 18 выход контроля вычислительного блока 2 первого канала системы соединен с первым 13 входом контроля вычислительного блока 2 второго канала системы, первый 10 выход синхронизации вычислительного блока 2 второго канала системы соединен с третьим 9 входом синхронизации вычислительного блока 2 первого канала системы, второй 11 выход синхронизации вычислительного блока 2 второго канала системы соединен со вторым 8 входом синхронизации вычислительного блока 2 четвёртого канала системы, третий 12 выход синхронизации вычислительного блока 2 второго канала системы соединен с первым 7 входом синхронизации вычислительного блока 2 третьего канала системы, первый 16 выход контроля вычислительного блока 2 второго канала системы соединен с третьим 15 входом контроля вычислительного блока 2 первого канала системы, второй 17 выход контроля вычислительного блока 2 второго канала системы соединен со вторым 14 входом контроля вычислительного блока 2 четвёртого канала системы, третий 18 выход контроля вычислительного блока 2 второго канала системы соединен с первым 13 входом контроля вычислительного блока 2 третьего канала системы, первый 10 выход синхронизации вычислительного блока 2 третьего канала системы соединен с третьим 9 входом синхронизации вычислительного блока 2 второго канала системы, второй 11 выход синхронизации вычислительного блока 2 третьего канала системы соединен со вторым 8 входом синхронизации вычислительного блока 2 первого канала системы, третий 12 выход синхронизации вычислительного блока 2 третьего канала системы соединен с первым 7 входом синхронизации вычислительного блока 2 четвёртого канала системы, первый 16 выход контроля вычислительного блока 2 третьего канала системы соединен с третьим 15 входом контроля вычислительного блока 2 второго канала системы, второй 17 выход контроля вычислительного блока 2 третьего канала системы соединен со вторым 14 входом контроля вычислительного блока 2 первого канала системы, третий 18 выход контроля вычислительного блока 2 третьего канала системы соединен с первым 13 входом контроля вычислительного блока 2 четвёртого канала системы, первый 10 выход синхронизации вычислительного блока 2 четвёртого канала системы соединен с третьим 9 входом синхронизации вычислительного блока 2 третьего канала системы, второй 11 выход синхронизации вычислительного блока 2 четвёртого канала системы соединен со вторым 8 входом синхронизации вычислительного блока 2 второго канала системы, третий 12 выход синхронизации вычислительного блока 2 четвёртого канала системы соединен с первым 7 входом синхронизации вычислительного блока 2 первого канала системы, первый 16 выход контроля вычислительного блока 2 четвёртого канала системы соединен с третьим 15 входом контроля вычислительного блока 2 третьего канала системы, второй 17 выход контроля вычислительного блока 2 четвёртого канала системы соединен со вторым 14 входом контроля вычислительного блока 2 второго канала системы, третий 18 выход контроля вычислительного блока 2 четвёртого канала системы соединен с первым 13 входом контроля вычислительного блока 2 первого канала системы. Блок ввода-вывода 3 выполнен с возможностью формирования на своих выходах 22, под управлением вычислительного блока 2, сигналов управления и импульсных сигналов исправности канала системы.
Входящие в четырёхканальную управляющую систему блоки выполняют следующие основные функции, описанные ниже.
В качестве ЭВМ 4 в вычислительном блоке 2 может быть использован микроконтроллер 1986ВЕ8Т из семейства 32-ти разрядных микроконтроллеров АО «ПКК «Миландр». Микроконтроллеры этой серии имеют 32-ти разрядный центральный процессор и развитую интегрированную периферию, включающую последовательные интерфейсы, порты дискретного ввода-вывода с возможностью генерации прерываний, таймеры, аналого-цифровые преобразователи, блоки захвата и сравнения и т.д.
Основной 5 и резервный 6 приёмопередатчики последовательного интерфейса вычислительного блока 2 предназначены для организации межпроцессорного обмена между каналами системы через основную 20 и резервную 21 магистрали межпроцессорного обмена. В качестве основного 5 приёмопередатчика последовательного интерфейса может быть использован интегрированный в структуру микроконтроллера 1986ВЕ8Т приёмопередатчик последовательного интерфейса USART. В качестве резервного 6 приёмопередатчика последовательного интерфейса может быть использован интегрированный в структуру микроконтроллера 1986ВЕ8Т приёмопередатчик последовательного интерфейса CAN.
Первый 7, второй 8 и третий 9 входы синхронизации и первый 10, второй 11 и третий 12 выходы синхронизации ЭВМ 4, являющиеся первым, вторым и третьим входами синхронизации и первым, вторым и третьим выходами синхронизации вычислительного блока 2 соответственно, предназначены для синхронизации выполнения управляющих программ в ЭВМ 4 вычислительных блоков 2 каналов 1 системы. Первый 13, второй 14 и третий 15 входы контроля ЭВМ 4, являющиеся первым и вторым входами контроля вычислительного блока 2 соответственно, предназначены для контроля исправности ЭВМ 4 вычислительных блоков 2 смежных каналов. Первый 16, второй 17 и третий 18 выходы контроля ЭВМ 4, являющиеся первым и вторым выходами контроля вычислительного блока 2 соответственно, предназначены для информирования смежных каналов об исправности ЭВМ 4 вычислительного блока 2 канала 1. Первый 7, второй 8 и третий 9 входы синхронизации и первый 13, второй 14 и третий 15 входы контроля ЭВМ 4 построены на базе интегрированных в структуру микроконтроллера 1986ВЕ8Т портов дискретного ввода-вывода, работающих в режиме ввода с генерацией прерываний. Первый 10, второй 11 и третий 12 выходы синхронизации и первый 16, второй 17 и третий 18 выходы контроля ЭВМ 4 построены на базе интегрированных в структуру микроконтроллера 1986ВЕ8Т портов дискретного ввода-вывода, работающих в режиме вывода.
Блок ввода-вывода 3 (фиг. 2) содержит контроллер ввода-вывода и шины 22, блок согласования входов 23 и блок согласования выходов 24. Контроллер ввода-вывода и шины 22 обеспечивает приём сигналов от блока согласования входов 23 и передачу их значений в вычислительный блок 2 через шину 19 и управление работой блока согласования выходов 24 в соответствии с командами, поступающими от вычислительного блока 2 через шину 19. Контроллер ввода-вывода и шины 22 интегрирован в структуру микроконтроллера, к примеру, 1986ВЕ8Т. Блок согласования входов 23, входы которого являются входами 25 блока, предназначен для согласования электрических характеристик входов 25 блока и контроллера ввода-вывода и шины 22. Входы 25 блока предназначены для приёма сигналов от внешней аппаратуры и являются входами канала 1 системы. Блок согласования выходов 24 предназначен для согласования электрических характеристик выходов 26 блока и контроллера ввода-вывода и шины 22. Выходы 26 блока предназначены для выдачи сигналов управления и импульсных сигналов исправности канала во внешнюю аппаратуру и являются выходами канала 1 системы.
Шина 19 предназначена для обмена информацией между вычислительным блоком 2 и блоком ввода-вывода 3 и соединяет ЭВМ 4 вычислительного блока 2 и контроллер ввода-вывода и шины 22 блока ввода-вывода 3 в канале 1 системы.
Четырёхканальная управляющая система функционирует следующим образом.
Основным режимом работы четырёхканальной управляющей системы является конфигурация «1+1+1, 1» означающая, что один канал работает в «горячем» активном режиме, ещё два канала – в «горячем» пассивном, т.е. в режиме мониторов активного канала и один канал находится в «холодном» резерве. Каналы мониторы выполняют тот же программный фрагмент, что и активный канал, но свои результаты в интерфейс не выдают. Эти результаты используются рабочими каналами системы для взаимного сравнения.
После включения питания системы ЭВМ 4 вычислительного блока 2 каждого канала 1 «горячего» активного и «горячего» пассивного режимов работы системы начинает выполнять управляющую программу. В течение каждого цикла выполнения в ЭВМ 4 канала 1 системы управляющая программа выполняет следующие операции:
- выполнение межпроцессорного обмена через основную 20 и/или резервную 21 магистрали межпроцессорного обмена;
- мажорирование массивов межпроцессорного обмена своего канала и принятых от смежных каналов;
- выполнение функциональной программы, причём в качестве исходных данных для выполнения функциональной программы используются результаты мажорирования массивов межпроцессорного обмена;
- установка сигнала контроля на первом 16, втором 17 и третьем 18 выходах контроля ЭВМ 4 вычислительного блока 2 в состояние логической «1»;
- ввод состояния входов 25 блока ввода-вывода 3, вывод сигналов управления на выходы 26 блока ввода-вывода 3 и формирование импульсных сигналов исправности канала и вывод их на выходы 26 блока ввода-вывода 3;
- формирование массива межпроцессорного обмена своего канала;
- ожидание синхронизации со смежными каналами в течение времени ΔT;
- установка сигнала синхронизации на первом 10, втором 11 и третьем 12 выходах синхронизации ЭВМ 4 вычислительного блока 2 в состояние логической «1», через время Тц (требуемый период выполнения управляющей программы), сформированное таймером своего канала от начала нового цикла, при этом таймер перезапускается на время Тц;
- пауза, необходимая для обработки сигнала синхронизации смежными каналами;
- установка сигнала синхронизации на первом 10, втором 11 и третьем 12 выходах синхронизации и сигнала контроля на первом 16, втором 17 и третьем 18 выходах контроля ЭВМ 4 вычислительного блока 2 в состояние логического «0».
Для синхронизации выполнения управляющих программ ЭВМ 4 вычислительного блока 2 каждого канала 1 системы принимает сигналы синхронизации СИНХР от смежных каналов через первый 7, второй 8 и третий 9 входы синхронизации вычислительного блока 2 и через время Тц, сформированное таймером своего канала от момента запуска нового цикла выполнения управляющей программы, устанавливает в состояние логической «1» сигнал синхронизации СИНХР на время ΔT, передаваемый в другие каналы через первый 10, второй 11 и третий 12 выходы синхронизации вычислительного блока 2. Время ΔT определяется величиной паузы, необходимой для обработки сигнала синхронизации смежными каналами, и составляет несколько микросекунд. Таким образом, управляющая программа в канале выполняется с периодом Тц+ΔТ, но время ΔT пренебрежимо мало по сравнению с Тц. Использование для синхронизации выполнения управляющих программ ЭВМ 4 вычислительных блоков 2 каналов 1 системы первого 7, второго 8 и третьего 9 входов синхронизации и первого 10, второго 11 и третьего 12 выходов синхронизации вычислительных блоков 2 каналов 1 системы, соединённых с входами и выходами синхронизации вычислительных блоков смежных каналов системы вышеописанным способом, повышает надёжность системы за счёт способности системы функционировать при одном исправном канале, так как канал 1 системы (вычислительный блок 2 и блок ввода-вывода 3) не блокируется при выполнении синхронизации даже при отказе трёх смежных каналов.
Каждый канал передаёт смежным каналам свой массив межпроцессорного обмена и принимает массивы межпроцессорного обмена от смежных каналов по основной 20 и/или резервной 21 магистралям межпроцессорного обмена. В состав массива межпроцессорного обмена входят входные сигналы (результаты ввода состояния входов 25 блока ввода-вывода 3) и сигналы результатов выполнения управляющей программы в канале. Мажорирование массивов межпроцессорного обмена своего канала и принятых от смежных каналов позволяет выполнять функциональную программу в каналах системы с одинаковыми исходными данными и маскировать единичные отказы на входах каналов системы. Это обеспечивает синхронное формирование каналами по времени (обеспечивается синхронизацией выполнения управляющих программ в каналах системы) и значениям (обеспечивается мажорированием массивов межпроцессорного обмена своего канала и принятых от смежных каналов) сигналов управления и импульсных сигналов исправности каналов на выходах 26 блоков ввода-вывода 3 каналов 1 системы. Использование для организации межпроцессорного обмена между каналами системы основных 5 и резервных 6 приёмопередатчиков последовательного интерфейса вычислительных блоков 2 каналов 1 системы, соединенных вышеописанным способом, повышает надёжность системы за счёт способности системы функционировать при одном исправном канале, так как канал 1 системы способен функционировать при отказе трёх смежных каналов.
Сигнал контроля на первом 16, втором 17 и третьем 18 выходах контроля вычислительного блока 2 формируются управляющей программой импульсно, в каждом цикле её выполнения (например, в одном цикле выполнения управляющей программы сигнал исправности устанавливается в состояние логической «1», в другом – в состояние логического «0») и информирует смежные каналы системы об исправности аппаратно-программных средств этого канала системы. В случае отказа вычислительного блока 2 или управляющей программы сигнал исправности канала становится потенциальным, а не импульсным, как при нормальной работе канала. Переход сигналов исправности канала на первом 16, втором 17 и третьем 18 выходах контроля вычислительного блока 2 из импульсной формы в потенциальную, позволяет смежным каналам выявить отказ этого канала системы и исключить данные межпроцессорного обмена от этого канала из схемы голосования. Выполнение вычислительного блока 2 с первым 13, вторым 14 и третьим 15 входами контроля и первым 16, вторым 17 и третьим 18 выходами контроля, соединенных с входами и выходами контроля вычислительных блоков смежных каналов системы вышеописанным способом, повышает надёжность системы за счёт способности системы функционировать при одном исправном канале, так как обмен сигналами контроля, формируемыми управляющими программами каналов системы, через первый 13, второй 14 и третий 15 входы контроля и первый 16, второй 17 и третий 18 выходы контроля вычислительных блоков 2 каналов 1 системы не блокирует работу канала 1 при отказе трёх смежных каналов.
При отказе одного из каналов, находящихся в «горячем» активном или «горячем» пассивном режимах, система продолжает функционировать в трёхканальном режиме «1+1+1, 0», за счёт включения в работу канала 1 из «холодного» резерва. Здесь «1» означает работу исправного канала в «горячем» активном режиме; «+1» означает работу исправного канала в «горячем» пассивном режиме, т.е. в режиме монитора работоспособности активного канала; «0» означает неисправный канал. Каналы мониторы выполняют тот же программный фрагмент, что и активный канал, но свои результаты в интерфейс не выдают. Эти результаты используются рабочими каналами системы для взаимного сравнения. Повышение надёжности системы обеспечивается, за счёт способности мажоритарного восстановления информации по схеме голосования «2 из 3» между вычислительными блоками и блоками ввода-вывода каналов системы, организуемого посредством межпроцессорного обмена вышеописанным способом.
При отказе двух каналов, система автоматически переходит в режим функционирования «1+1, 0, 0», означающий, что один канал системы работает в «горячем» активном режиме, а другой канал – в «горячем» пассивном режиме, т.е. в режиме монитора. Канал монитор выполняет тот же программный фрагмент, что и активный канал, но свои результаты в интерфейс не выдаёт. Эти результаты используются обоими рабочими каналами системы для взаимного сравнения. Повышение надёжности системы обеспечивается за счёт возможности выявления третьего отказа одного из двух каналов, оставшихся работоспособными. По команде управления с Земли, система может быть вручную переведена в режим функционирования «1, 1, 0, 0», т.е. канал, работающий в режиме монитора, переведён в «холодный» резерв.
При отсутствии сигналов контроля и межпроцессорного обмена по основной 20 и резервной 21 магистралям межпроцессорного обмена от смежных каналов канал 1 переходит в одноканальный режим работы «1, 0, 0, 0» и прекращает выполнение мажорирования перед выполнением функциональной программы, формируя сигналы управления на выходы 26 блока ввода-вывода на основе собственных значений входов канала 25. Таким образом, обеспечивается повышение надёжности, за счёт способности функционирования системы даже при возможном отказе трёх смежных каналов.
Отказ одного, двух или трёх каналов может быть обнаружен смежными каналами самостоятельно, т.е. без привлечения внешней аппаратуры. Таким образом, обеспечивается повышение надёжности системы.
Claims (1)
- Четырёхканальная управляющая система, содержащая четыре управляющих канала, каждый из которых содержит вычислительный блок и блок ввода-вывода, отличающаяся тем, что вычислительный блок содержит ЭВМ, выполненную с первым, вторым и третьим входами синхронизации и первым, вторым и третьим выходами синхронизации, предназначенными для синхронизации выполнения управляющих программ в ЭВМ вычислительных блоков каналов системы и являющимися первым, вторым и третьим входами синхронизации и первым, вторым и третьим выходами синхронизации вычислительного блока соответственно, первым, вторым и третьим входами контроля, предназначенными для контроля исправности ЭВМ вычислительных блоков смежных каналов и являющимися первым, вторым и третьим входами контроля вычислительного блока соответственно, первым, вторым и третьим выходами контроля, предназначенными для информирования смежных каналов об исправности ЭВМ вычислительного блока канала и являющимися первым, вторым и третьим выходами контроля вычислительного блока соответственно, и основной и резервный приёмопередатчики последовательного интерфейса, предназначенные для организации межпроцессорного обмена между каналами системы и соединённые с ЭВМ, вычислительный блок и блок ввода-вывода в каждом канале соединены шиной, основные приёмопередатчики последовательного интерфейса вычислительных блоков каналов системы соединены основной магистралью межпроцессорного обмена, резервные приёмопередатчики последовательного интерфейса вычислительных блоков каналов системы соединены резервной магистралью межпроцессорного обмена, первый выход синхронизации вычислительного блока первого канала системы соединён с третьим входом синхронизации вычислительного блока четвёртого канала системы, второй выход синхронизации вычислительного блока первого канала системы соединён со вторым входом синхронизации вычислительного блока третьего канала системы, третий выход синхронизации вычислительного блока первого канала системы соединён с первым входом синхронизации вычислительного блока второго канала системы, первый выход контроля вычислительного блока первого канала системы соединён с третьим входом контроля вычислительного блока четвёртого канала системы, второй выход контроля вычислительного блока первого канала системы соединён со вторым входом контроля вычислительного блока третьего канала системы, третий выход контроля вычислительного блока первого канала системы соединён с первым входом контроля вычислительного блока второго канала системы, первый выход синхронизации вычислительного блока второго канала системы соединён с третьим входом синхронизации вычислительного блока первого канала системы, второй выход синхронизации вычислительного блока второго канала системы соединён со вторым входом синхронизации вычислительного блока четвёртого канала системы, третий выход синхронизации вычислительного блока второго канала системы соединён с первым входом синхронизации вычислительного блока третьего канала системы, первый выход контроля вычислительного блока второго канала системы соединён с третьим входом контроля вычислительного блока первого канала системы, второй выход контроля вычислительного блока второго канала системы соединён со вторым входом контроля вычислительного блока четвёртого канала системы, третий выход контроля вычислительного блока второго канала системы соединён с первым входом контроля вычислительного блока третьего канала системы, первый выход синхронизации вычислительного блока третьего канала системы соединён с третьим входом синхронизации вычислительного блока второго канала системы, второй выход синхронизации вычислительного блока третьего канала системы соединён со вторым входом синхронизации вычислительного блока первого канала системы, третий выход синхронизации вычислительного блока третьего канала системы соединён с первым входом синхронизации вычислительного блока четвёртого канала системы, первый выход контроля вычислительного блока третьего канала системы соединён с третьим входом контроля вычислительного блока второго канала системы, второй выход контроля вычислительного блока третьего канала системы соединён со вторым входом контроля вычислительного блока первого канала системы, третий выход контроля вычислительного блока третьего канала системы соединён с первым входом контроля вычислительного блока четвёртого канала системы, первый выход синхронизации вычислительного блока четвёртого канала системы соединён с третьим входом синхронизации вычислительного блока третьего канала системы, второй выход синхронизации вычислительного блока четвёртого канала системы соединён со вторым входом синхронизации вычислительного блока второго канала системы, третий выход синхронизации вычислительного блока четвёртого канала системы соединён с первым входом синхронизации вычислительного блока первого канала системы, первый выход контроля вычислительного блока четвёртого канала системы соединён с третьим входом контроля вычислительного блока третьего канала системы, второй выход контроля вычислительного блока четвёртого канала системы соединён со вторым входом контроля вычислительного блока второго канала системы, третий выход контроля вычислительного блока четвёртого канала системы соединён с первым входом контроля вычислительного блока первого канала системы, а блок ввода-вывода выполнен с возможностью формирования на своих выходах, под управлением вычислительного блока, сигналов управления и импульсных сигналов исправности канала системы, предназначенных для информирования внешней аппаратуры об исправности канала системы.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2020115627U RU201248U1 (ru) | 2020-05-12 | 2020-05-12 | Четырёхканальная управляющая система |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2020115627U RU201248U1 (ru) | 2020-05-12 | 2020-05-12 | Четырёхканальная управляющая система |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU201248U1 true RU201248U1 (ru) | 2020-12-04 |
Family
ID=73727500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2020115627U RU201248U1 (ru) | 2020-05-12 | 2020-05-12 | Четырёхканальная управляющая система |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU201248U1 (ru) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6049578A (en) * | 1997-06-06 | 2000-04-11 | Abb Combustion Engineering Nuclear Power, Inc. | Digital plant protection system |
| RU2333529C1 (ru) * | 2007-07-02 | 2008-09-10 | Федеральное государственное унитарное предприятие "Научно-производственное объединение "АВРОРА" | Трехканальная управляющая система |
| RU2449352C1 (ru) * | 2011-07-08 | 2012-04-27 | Федеральное государственное унитарное предприятие "Московское опытно-конструкторское бюро "Марс" (ФГУП МОКБ "Марс") | Способ формирования 4-канальной отказоустойчивой системы бортового комплекса управления повышенной живучести и эффективного энергопотребления и его реализация для космических применений |
| WO2016209115A1 (ru) * | 2015-06-25 | 2016-12-29 | Федеральное государственное унитарное предприятие "Всероссийский научно-исследовательский институт автоматики им. Н.Л. Духова" | Управляющая система безопасности атомной электростанции |
| RU2665252C1 (ru) * | 2017-08-04 | 2018-08-28 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Томский государственный университет систем управления и радиоэлектроники" (ТУСУР) | Резервированная четырёхканальная цифровая управляющая система |
| RU2677390C1 (ru) * | 2017-12-14 | 2019-01-16 | Российская Федерация, от имени которой выступает Государственная корпорация по космической деятельности "РОСКОСМОС" | Трехканальная управляющая система |
-
2020
- 2020-05-12 RU RU2020115627U patent/RU201248U1/ru active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6049578A (en) * | 1997-06-06 | 2000-04-11 | Abb Combustion Engineering Nuclear Power, Inc. | Digital plant protection system |
| RU2333529C1 (ru) * | 2007-07-02 | 2008-09-10 | Федеральное государственное унитарное предприятие "Научно-производственное объединение "АВРОРА" | Трехканальная управляющая система |
| RU2449352C1 (ru) * | 2011-07-08 | 2012-04-27 | Федеральное государственное унитарное предприятие "Московское опытно-конструкторское бюро "Марс" (ФГУП МОКБ "Марс") | Способ формирования 4-канальной отказоустойчивой системы бортового комплекса управления повышенной живучести и эффективного энергопотребления и его реализация для космических применений |
| WO2016209115A1 (ru) * | 2015-06-25 | 2016-12-29 | Федеральное государственное унитарное предприятие "Всероссийский научно-исследовательский институт автоматики им. Н.Л. Духова" | Управляющая система безопасности атомной электростанции |
| RU2665252C1 (ru) * | 2017-08-04 | 2018-08-28 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Томский государственный университет систем управления и радиоэлектроники" (ТУСУР) | Резервированная четырёхканальная цифровая управляющая система |
| RU2677390C1 (ru) * | 2017-12-14 | 2019-01-16 | Российская Федерация, от имени которой выступает Государственная корпорация по космической деятельности "РОСКОСМОС" | Трехканальная управляющая система |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7797575B2 (en) | Triple voting cell processors for single event upset protection | |
| US3932847A (en) | Time-of-day clock synchronization among multiple processing units | |
| CN111352338B (zh) | 一种双余度飞控计算机及余度管理方法 | |
| US7761726B2 (en) | Method and apparatus for fault tolerant time synchronization mechanism in a scaleable multi-processor computer | |
| EP2226700B1 (en) | Clock supply method and information processing apparatus | |
| EP2153328B1 (en) | Data processing system, data processing method, and apparatus | |
| CN102073562A (zh) | 基于硬件的主备倒换仲裁方法 | |
| RU2527191C1 (ru) | Резервированная многоканальная вычислительная система | |
| CN103744753B (zh) | 一种双机系统的数据交互方法与装置 | |
| RU2439674C1 (ru) | Способ формирования отказоустойчивой вычислительной системы и отказоустойчивая вычислительная система | |
| RU2333529C1 (ru) | Трехканальная управляющая система | |
| CN113791937B (zh) | 一种数据同步冗余系统及其控制方法 | |
| RU201248U1 (ru) | Четырёхканальная управляющая система | |
| CN109976489A (zh) | 一种iic总线异常情况下自动复位实现方法及系统 | |
| RU2460121C1 (ru) | Резервированная двухпроцессорная вычислительная система | |
| Doran et al. | Dynamic lockstep processors for applications with functional safety relevance | |
| US10769038B2 (en) | Counter circuitry and methods including a master counter providing initialization data and fault detection data and wherein a threshold count difference of a fault detection count is dependent upon the fault detection data | |
| RU177070U1 (ru) | Резервированная многоканальная вычислительная система | |
| RU170236U1 (ru) | Резервированная многоканальная вычислительная система | |
| US11137794B2 (en) | Systems and methods for synchronization of multiple processors | |
| RU2665252C1 (ru) | Резервированная четырёхканальная цифровая управляющая система | |
| RU2474868C1 (ru) | Модульная вычислительная система | |
| CN112463666A (zh) | 一种控制器主从分配方法和装置 | |
| RU193697U1 (ru) | Резервированный контроллер для систем электропитания космического аппарата | |
| RU2058679C1 (ru) | Устройство для контроля и резервирования информационной системы |