RU2012149548A - Команды для выполнения операции с операндом в памяти и последующего сохранения оригинального значения указанного операнда в регистре - Google Patents

Команды для выполнения операции с операндом в памяти и последующего сохранения оригинального значения указанного операнда в регистре Download PDF

Info

Publication number
RU2012149548A
RU2012149548A RU2012149548/08A RU2012149548A RU2012149548A RU 2012149548 A RU2012149548 A RU 2012149548A RU 2012149548/08 A RU2012149548/08 A RU 2012149548/08A RU 2012149548 A RU2012149548 A RU 2012149548A RU 2012149548 A RU2012149548 A RU 2012149548A
Authority
RU
Russia
Prior art keywords
register
operand
result
arithmetic
memory
Prior art date
Application number
RU2012149548/08A
Other languages
English (en)
Inventor
ГРЕЙНЕР Дан
МИТРАН Марсель
СЛИДЖЛ Тимоти
Original Assignee
Интернэшнл Бизнес Машинз Корпорейшн
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Интернэшнл Бизнес Машинз Корпорейшн filed Critical Интернэшнл Бизнес Машинз Корпорейшн
Publication of RU2012149548A publication Critical patent/RU2012149548A/ru

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
    • G06F9/3001—Arithmetic instructions
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
    • G06F9/30029—Logical and Boolean instructions, e.g. XOR, NOT
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/3004—Arrangements for executing specific machine instructions to perform operations on memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30076—Arrangements for executing specific machine instructions to perform miscellaneous control operations, e.g. NOP
    • G06F9/30087—Synchronisation or serialisation instructions
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
    • G06F9/3016—Decoding the operand specifier, e.g. specifier format
    • G06F9/30167—Decoding the operand specifier, e.g. specifier format of immediate specifier, e.g. constants

Landscapes

  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Executing Machine-Instructions (AREA)
  • Advance Control (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

1. Способ, реализованный при помощи компьютера для выполнения арифметической/логической команды, имеющей операнд с взаимоблокировкой, хранимый в памяти, при этом арифметическая/логическая команда включает поле кода операции, причем поле первого регистра указывает первый операнд в первом регистре, поле второго регистра указывает второй регистр, причем второй регистр указывает местоположение второго операнда в памяти, и поле третьего регистра указывает третий операнд в третьем регистре, при этом выполнение арифметической/логической команды включает:получение процессором второго операнда из ячейки памяти, указанной вторым регистром, причем второй операнд содержит значение;получение третьего операнда из третьего регистра;выполнение заданной кодом операции арифметической операции или логической операции на основе полученного второго операнда и полученного третьего операнда для выдачи результата;сохранение выданного результата в ячейке памяти, указанной вторым регистром; исохранение значения полученного второго операнда в первом регистре.2. Способ по п.1, отличающийся тем, что дополнительно включает сохранение кода условия, причем код условия указывает, равняется ли результат нулю или результат не равняется нулю.3. Способ по п.1, отличающийся тем, что заданная кодом операции арифметическая операция является арифметическим или логическим СЛОЖЕНИЕМ и где заданная кодом операции логическая операция является любой из следующих операций: И, ИСКЛЮЧАЮЩЕЕ ИЛИ или ИЛИ, дополнительно включающий:с учетом того, что результат является отрицательным, сохранение кода условия, указывающего, что результат является �

Claims (9)

1. Способ, реализованный при помощи компьютера для выполнения арифметической/логической команды, имеющей операнд с взаимоблокировкой, хранимый в памяти, при этом арифметическая/логическая команда включает поле кода операции, причем поле первого регистра указывает первый операнд в первом регистре, поле второго регистра указывает второй регистр, причем второй регистр указывает местоположение второго операнда в памяти, и поле третьего регистра указывает третий операнд в третьем регистре, при этом выполнение арифметической/логической команды включает:
получение процессором второго операнда из ячейки памяти, указанной вторым регистром, причем второй операнд содержит значение;
получение третьего операнда из третьего регистра;
выполнение заданной кодом операции арифметической операции или логической операции на основе полученного второго операнда и полученного третьего операнда для выдачи результата;
сохранение выданного результата в ячейке памяти, указанной вторым регистром; и
сохранение значения полученного второго операнда в первом регистре.
2. Способ по п.1, отличающийся тем, что дополнительно включает сохранение кода условия, причем код условия указывает, равняется ли результат нулю или результат не равняется нулю.
3. Способ по п.1, отличающийся тем, что заданная кодом операции арифметическая операция является арифметическим или логическим СЛОЖЕНИЕМ и где заданная кодом операции логическая операция является любой из следующих операций: И, ИСКЛЮЧАЮЩЕЕ ИЛИ или ИЛИ, дополнительно включающий:
с учетом того, что результат является отрицательным, сохранение кода условия, указывающего, что результат является отрицательным;
с учетом того, что результат является положительным, сохранение кода условия, указывающего, что результат является положительным; и
с учетом того, что результат является избыточным, сохранение кода условия, указывающего, что результат является избыточным.
4. Способ по п.3, отличающийся тем, что размер операнда определяют кодом операции, где один или несколько первых кодов операций определяют 32-битовые операнды, а один или несколько вторых кодов операций определяют 64-битовые операнды.
5. Способ по п.1, отличающийся тем, что код операции состоит из двух отдельных полей кода операции, где арифметическая/логическая команда дополнительно включает первое поле смещения и второе поле смещения и где ячейку памяти определяют путем сложения содержимого второго регистра и знакового значения смещения, причем знаковое значение смещения включает значение, дополненное знаком первого поля смещения, конкатенированного со вторым полем смещения.
6. Способ по п.1, отличающийся тем, что дополнительно включает:
с учетом того, что код операции является первым кодом операции, а второй операнд выходит за 32-разрядную границу, генерирование исключения при нарушении заданных условий; и
с учетом того, что код операции является вторым кодом операции, а второй операнд выходит за 64-разрядную границу, генерирование исключения при нарушении заданных условий.
7. Способ по п.1, отличающийся тем, что процессор является процессором мультипроцессорной системы, дополнительно включающий:
запрет доступа к ячейке памяти для других процессоров мультипроцессорной системы между указанным получением второго операнда из нее и сохранением результата в ней и
при указанном сохранении выданного результата разрешение доступа к ячейке памяти для других процессоров мультипроцессорной системы.
8. Компьютерный программный продукт для выполнения арифметической/логической команды, имеющей операнд с взаимоблокировкой, хранимый в памяти, при этом арифметическая/логическая команда включает поле кода операции, причем поле первого регистра указывает первый операнд в первом регистре, поле второго регистра указывает второй регистр, причем второй регистр указывает местоположение второго операнда в памяти, и поле третьего регистра указывает третий операнд в третьем регистре, при этом компьютерный программный продукт содержит материальный носитель данных, доступный для чтения устройством обработки данных, и сохраняет команды, которые при выполнении устройством обработки данных осуществляют способ по любому из пп.1-7.
9. Компьютерная система для выполнения арифметической/логической команды, имеющей операнд с взаимоблокировкой, хранимый в памяти, при этом арифметическая/логическая команда включает поле кода операции, причем поле первого регистра указывает первый операнд в первом регистре, поле второго регистра указывает второй регистр, причем второй регистр указывает местоположение второго операнда в памяти, и поле третьего регистра указывает третий операнд в третьем регистре, содержащая:
память и
процессор, соединенный с памятью, причем процессор содержит элемент выборки команды для выборки команд из памяти и один или несколько элементов выполнения для выполнения выбранных команд, при этом компьютерная система настроена на выполнение способа по любому из пп.1-7.
RU2012149548/08A 2010-06-22 2010-11-08 Команды для выполнения операции с операндом в памяти и последующего сохранения оригинального значения указанного операнда в регистре RU2012149548A (ru)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/820,768 US20110314263A1 (en) 2010-06-22 2010-06-22 Instructions for performing an operation on two operands and subsequently storing an original value of operand
US12/820,768 2010-06-22
PCT/EP2010/067047 WO2011160725A1 (en) 2010-06-22 2010-11-08 Instructions for performing an operation on a operand in memory and subsequently loading an original value of said operand in a register

Publications (1)

Publication Number Publication Date
RU2012149548A true RU2012149548A (ru) 2014-05-27

Family

ID=43498494

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2012149548/08A RU2012149548A (ru) 2010-06-22 2010-11-08 Команды для выполнения операции с операндом в памяти и последующего сохранения оригинального значения указанного операнда в регистре

Country Status (13)

Country Link
US (1) US20110314263A1 (ru)
EP (1) EP2419821A1 (ru)
JP (1) JP5039905B2 (ru)
KR (1) KR101464809B1 (ru)
CN (1) CN102298515A (ru)
AU (1) AU2010355816A1 (ru)
BR (1) BRPI1103258A2 (ru)
CA (1) CA2786045A1 (ru)
MX (1) MX2012014532A (ru)
RU (1) RU2012149548A (ru)
SG (1) SG186102A1 (ru)
WO (1) WO2011160725A1 (ru)
ZA (1) ZA201108701B (ru)

Families Citing this family (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5357475B2 (ja) * 2008-09-09 2013-12-04 ルネサスエレクトロニクス株式会社 データプロセッサ
US8635430B2 (en) 2010-06-23 2014-01-21 International Business Machines Corporation Translation of input/output addresses to memory addresses
US8572635B2 (en) 2010-06-23 2013-10-29 International Business Machines Corporation Converting a message signaled interruption into an I/O adapter event notification
US8615645B2 (en) 2010-06-23 2013-12-24 International Business Machines Corporation Controlling the selectively setting of operational parameters for an adapter
US8468284B2 (en) 2010-06-23 2013-06-18 International Business Machines Corporation Converting a message signaled interruption into an I/O adapter event notification to a guest operating system
WO2013095648A1 (en) * 2011-12-23 2013-06-27 Intel Corporation Three input operand vector add instruction that does not raise arithmetic flags for cryptographic applications
US9329861B2 (en) * 2011-12-29 2016-05-03 International Business Machines Corporation Convert to zoned format from decimal floating point format
US20140365749A1 (en) * 2011-12-29 2014-12-11 Venkateswara R. Madduri Using a single table to store speculative results and architectural results
US9335993B2 (en) * 2011-12-29 2016-05-10 International Business Machines Corporation Convert from zoned format to decimal floating point format
US9268566B2 (en) 2012-03-15 2016-02-23 International Business Machines Corporation Character data match determination by loading registers at most up to memory block boundary and comparing
US9459868B2 (en) 2012-03-15 2016-10-04 International Business Machines Corporation Instruction to load data up to a dynamically determined memory boundary
US9715383B2 (en) 2012-03-15 2017-07-25 International Business Machines Corporation Vector find element equal instruction
US9459864B2 (en) 2012-03-15 2016-10-04 International Business Machines Corporation Vector string range compare
US9459867B2 (en) 2012-03-15 2016-10-04 International Business Machines Corporation Instruction to load data up to a specified memory boundary indicated by the instruction
US9454366B2 (en) 2012-03-15 2016-09-27 International Business Machines Corporation Copying character data having a termination character from one memory location to another
US9710266B2 (en) * 2012-03-15 2017-07-18 International Business Machines Corporation Instruction to compute the distance to a specified memory boundary
US9280347B2 (en) 2012-03-15 2016-03-08 International Business Machines Corporation Transforming non-contiguous instruction specifiers to contiguous instruction specifiers
US9454367B2 (en) 2012-03-15 2016-09-27 International Business Machines Corporation Finding the length of a set of character data having a termination character
US9588762B2 (en) 2012-03-15 2017-03-07 International Business Machines Corporation Vector find element not equal instruction
US20130339656A1 (en) * 2012-06-15 2013-12-19 International Business Machines Corporation Compare and Replace DAT Table Entry
US9400650B2 (en) * 2012-09-28 2016-07-26 Intel Corporation Read and write masks update instruction for vectorization of recursive computations over interdependent data
US9804840B2 (en) * 2013-01-23 2017-10-31 International Business Machines Corporation Vector Galois Field Multiply Sum and Accumulate instruction
US9513906B2 (en) * 2013-01-23 2016-12-06 International Business Machines Corporation Vector checksum instruction
US9715385B2 (en) 2013-01-23 2017-07-25 International Business Machines Corporation Vector exception code
US9778932B2 (en) 2013-01-23 2017-10-03 International Business Machines Corporation Vector generate mask instruction
US9471308B2 (en) 2013-01-23 2016-10-18 International Business Machines Corporation Vector floating point test data class immediate instruction
US9823924B2 (en) 2013-01-23 2017-11-21 International Business Machines Corporation Vector element rotate and insert under mask instruction
US9582279B2 (en) * 2013-03-15 2017-02-28 International Business Machines Corporation Execution of condition-based instructions
US9495155B2 (en) * 2013-08-06 2016-11-15 Intel Corporation Methods, apparatus, instructions and logic to provide population count functionality for genome sequencing and alignment
US9513907B2 (en) * 2013-08-06 2016-12-06 Intel Corporation Methods, apparatus, instructions and logic to provide vector population count functionality
US9448939B2 (en) 2014-06-30 2016-09-20 International Business Machines Corporation Collecting memory operand access characteristics during transactional execution
US9336047B2 (en) 2014-06-30 2016-05-10 International Business Machines Corporation Prefetching of discontiguous storage locations in anticipation of transactional execution
US9710271B2 (en) 2014-06-30 2017-07-18 International Business Machines Corporation Collecting transactional execution characteristics during transactional execution
US9348643B2 (en) 2014-06-30 2016-05-24 International Business Machines Corporation Prefetching of discontiguous storage locations as part of transactional execution
US9600286B2 (en) 2014-06-30 2017-03-21 International Business Machines Corporation Latent modification instruction for transactional execution
US9582413B2 (en) * 2014-12-04 2017-02-28 International Business Machines Corporation Alignment based block concurrency for accessing memory
US20160179548A1 (en) * 2014-12-22 2016-06-23 Intel Corporation Instruction and logic to perform an inverse centrifuge operation
US10310854B2 (en) 2015-06-30 2019-06-04 International Business Machines Corporation Non-faulting compute instructions
US10061539B2 (en) 2015-06-30 2018-08-28 International Business Machines Corporation Inaccessibility status indicator
US11275590B2 (en) 2015-08-26 2022-03-15 Huawei Technologies Co., Ltd. Device and processing architecture for resolving execution pipeline dependencies without requiring no operation instructions in the instruction memory
US9846579B1 (en) 2016-06-13 2017-12-19 Apple Inc. Unified integer and floating-point compare circuitry
US10761979B2 (en) * 2016-07-01 2020-09-01 Intel Corporation Bit check processors, methods, systems, and instructions to check a bit with an indicated check bit value
US10296342B2 (en) * 2016-07-02 2019-05-21 Intel Corporation Systems, apparatuses, and methods for cumulative summation
US9852202B1 (en) * 2016-09-23 2017-12-26 International Business Machines Corporation Bandwidth-reduced coherency communication
US10127015B2 (en) * 2016-09-30 2018-11-13 International Business Machines Corporation Decimal multiply and shift instruction
US10713048B2 (en) * 2017-01-19 2020-07-14 International Business Machines Corporation Conditional branch to an indirectly specified location
US10564965B2 (en) * 2017-03-03 2020-02-18 International Business Machines Corporation Compare string processing via inline decode-based micro-operations expansion
CN109754061B (zh) * 2017-11-07 2023-11-24 上海寒武纪信息科技有限公司 卷积扩展指令的执行方法以及相关产品
CN111258645B (zh) * 2018-11-30 2022-12-09 上海寒武纪信息科技有限公司 数据处理方法、处理器、数据处理装置及存储介质
CN111258642B (zh) * 2018-11-30 2022-10-04 上海寒武纪信息科技有限公司 数据处理方法、处理器、数据处理装置及存储介质
CN111258652B (zh) * 2018-11-30 2022-12-09 上海寒武纪信息科技有限公司 数据处理方法、处理器、数据处理装置及存储介质
CN111258643B (zh) * 2018-11-30 2022-08-09 上海寒武纪信息科技有限公司 数据处理方法、处理器、数据处理装置及存储介质
CN111258644B (zh) * 2018-11-30 2022-08-09 上海寒武纪信息科技有限公司 数据处理方法、处理器、数据处理装置及存储介质
CN111258635B (zh) * 2018-11-30 2022-12-09 上海寒武纪信息科技有限公司 数据处理方法、处理器、数据处理装置及存储介质
CN111258637B (zh) * 2018-11-30 2022-08-05 上海寒武纪信息科技有限公司 数据处理方法、处理器、数据处理装置及存储介质
CN111258646B (zh) * 2018-11-30 2023-06-13 上海寒武纪信息科技有限公司 指令拆解方法、处理器、指令拆解装置及存储介质
CN111258647B (zh) * 2018-11-30 2022-12-09 上海寒武纪信息科技有限公司 数据处理方法、处理器、数据处理装置及存储介质
CN111258640B (zh) * 2018-11-30 2022-10-04 上海寒武纪信息科技有限公司 数据处理方法、处理器、数据处理装置及存储介质
CN111258638B (zh) * 2018-11-30 2022-10-04 上海寒武纪信息科技有限公司 数据处理方法、处理器、数据处理装置及存储介质
CN111258770B (zh) * 2018-11-30 2023-10-10 上海寒武纪信息科技有限公司 数据处理方法、处理器、数据处理装置及存储介质
CN111258639B (zh) * 2018-11-30 2022-10-04 上海寒武纪信息科技有限公司 数据处理方法、处理器、数据处理装置及存储介质
US10884664B2 (en) 2019-03-14 2021-01-05 Western Digital Technologies, Inc. Executable memory cell
US10884663B2 (en) * 2019-03-14 2021-01-05 Western Digital Technologies, Inc. Executable memory cells
US20200401412A1 (en) * 2019-06-24 2020-12-24 Intel Corporation Hardware support for dual-memory atomic operations
CN112905528A (zh) * 2021-02-09 2021-06-04 深圳市众芯诺科技有限公司 基于物联网的智能家居芯片
CN113835927B (zh) * 2021-09-23 2023-08-11 武汉深之度科技有限公司 一种指令执行方法、计算设备及存储介质
CN114116005B (zh) * 2021-11-29 2022-12-23 海飞科(南京)信息技术有限公司 基于aigpu架构的立即数数据存储方法
CN114816526B (zh) * 2022-04-19 2022-11-11 北京微核芯科技有限公司 基于操作数域复用的多操作数指令的处理方法及其装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2835103B2 (ja) * 1989-11-01 1998-12-14 富士通株式会社 命令指定方法及び命令実行方式
JPH096614A (ja) * 1995-06-21 1997-01-10 Sanyo Electric Co Ltd データ処理装置
KR100379837B1 (ko) * 2000-06-30 2003-04-11 주식회사 에이디칩스 확장명령어 축약장치
EP1470476A4 (en) * 2002-01-31 2007-05-30 Arc Int CONFIGURABLE DATA PROCESSOR WITH MULTI-LENGTH INSTRUCTION KIT ARCHITECTURE
JP3948615B2 (ja) 2002-07-05 2007-07-25 富士通株式会社 プロセッサ及び命令制御方法
WO2006018822A1 (en) * 2004-08-20 2006-02-23 Koninklijke Philips Electronics, N.V. Combined load and computation execution unit
US7437537B2 (en) * 2005-02-17 2008-10-14 Qualcomm Incorporated Methods and apparatus for predicting unaligned memory access
US7627723B1 (en) * 2006-09-21 2009-12-01 Nvidia Corporation Atomic memory operators in a parallel processor
US20090182988A1 (en) * 2008-01-11 2009-07-16 International Business Machines Corporation Compare Relative Long Facility and Instructions Therefore

Also Published As

Publication number Publication date
MX2012014532A (es) 2013-04-03
CN102298515A (zh) 2011-12-28
JP5039905B2 (ja) 2012-10-03
AU2010355816A1 (en) 2012-07-05
ZA201108701B (en) 2012-08-29
KR20110139100A (ko) 2011-12-28
BRPI1103258A2 (pt) 2016-01-12
EP2419821A1 (en) 2012-02-22
JP2012009021A (ja) 2012-01-12
KR101464809B1 (ko) 2014-11-27
SG186102A1 (en) 2013-01-30
WO2011160725A1 (en) 2011-12-29
US20110314263A1 (en) 2011-12-22
CA2786045A1 (en) 2011-12-29

Similar Documents

Publication Publication Date Title
RU2012149548A (ru) Команды для выполнения операции с операндом в памяти и последующего сохранения оригинального значения указанного операнда в регистре
JP6006248B2 (ja) 命令エミュレーションプロセッサ、方法、およびシステム
KR101607549B1 (ko) 명령어의 제어 흐름 추적
CN109791513B (zh) 用于检测数值累加误差的指令和逻辑
CN106648843B (zh) 用于改善连续的事务性存储器区的吞吐量的系统、方法和装置
EP3343353A1 (en) Processors, methods, systems, and instructions to check and store indications of whether memory addresses are in persistent memory
US20160103785A1 (en) Gather using index array and finite state machine
CN106663000B (zh) 处理器和用于处理器中的中断处理的方法
US20170090922A1 (en) Efficient Instruction Pair for Central Processing Unit (CPU) Instruction Design
RU2012148402A (ru) Преобразование из зонного формата в десятичный формат с плавающей точкой
CN108351784B (zh) 用于在乱序处理器中进行有序处理的指令和逻辑
CN117873922A (zh) 用于保护影子栈的处理器、方法、系统和指令
GB2514882A (en) Instruction emulation processors, methods, and systems
WO2007107707A3 (en) Computer architecture
CN107003853B (zh) 用于数据推测执行的系统、装置和方法
CN105190572A (zh) 用于防止未经授权的堆栈转移的系统和方法
GB2478726A (en) Instruction decoder for a processor able to deal with N-bit length data and 2N-bit length data using a set of registers.
RU2012147005A (ru) Средство разделенной загрузки/сохранения и команда для него
RU2012148582A (ru) Команда для загрузки данных до заданной границы памяти, указанной командой
RU2015109474A (ru) Код векторного исключения
KR20210086448A (ko) 이종 처리 자원들에 대한 작업을 적응적으로 스케줄링하기 위한 장치 및 방법
EP3547119B1 (en) Apparatus and method for speculative conditional move operation
TWI781588B (zh) 包含用於控制流向終止的模式特定結束分支之設備、系統及方法
RU2012148405A (ru) Преобразование в зонный формат из десятичного формата с плавающей точкой
US10867031B2 (en) Marking valid return targets