RU2012038C1

RU2012038C1 - Modulo-five adder

Info

Publication number: RU2012038C1
Authority: RU
Inventors: В.П. Супрун; И.В. Божко
Original assignee: Белорусский государственный университет
Priority date: 1992-03-27
Filing date: 1992-03-27
Publication date: 1994-04-30

Abstract

FIELD: automation and computer engineering. SUBSTANCE: device has three prohibition gates, five AND gates, OR gate, majority gate with threshold value 3, three modulo-two adders, six inputs, three outputs. Complexity of adder equals to 48. Adder speed, which is determined by circuit depth, equals to 22τ where t is delay per gate. Binary variables X₁, Y₁, X₂, Y₂, X₃, Y₃ which represent first, second and third bits of added values X and Y enter device inputs. Logical functions Z₁, Z₂, Z₃ are generated at output where Z₁ is first bit, Z₂ is second bit, Z₃ is third bit of value Z and Z = X + Y (mod 5). EFFECT: increased functional capabilities. 1 dwg

Description

Изобретение относится к вычислительной технике и автоматике и может быть использовано для построения систем передачи и переработки дискретной информации. The invention relates to computer technology and automation and can be used to build systems for the transmission and processing of discrete information.

Известен сумматор по модулю пять, содержащий пятнадцать элементов И, восемь элементом ИЛИ, один элемент И-НЕ, три элемента ИЛИ-НЕ, один элемент ЗАПРЕТ, шесть входов и три выхода [1] . A modulo five adder is known, containing fifteen AND elements, eight OR elements, one NAND element, three OR NOT elements, one BAN element, six inputs and three outputs [1].

Недостатком сумматора по модулю пять является низкое быстродействие, определяемое глубиной схемы и равное 5 τ , где τ - задержка на вентиль. The disadvantage of an adder modulo five is the low speed, determined by the depth of the circuit and equal to 5 τ, where τ is the delay to the valve.

Наиболее близким по конструкции и функциональным возможностям к предлагаемому является сумматор по модулю пять, содержащий восемь элементов И, шесть элементов ИЛИ, три элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА, три элемента ЗАПРЕТ, шесть входов и три выхода [2] . The closest in design and functionality to the proposed one is an adder modulo five, containing eight AND elements, six OR elements, three elements MODULE TWO, three BAN elements, six inputs and three outputs [2].

Недостатком известного сумматора по модулю пять является низкое быстродействие, которое равно 5 τ . The disadvantage of the known adder modulo five is the low speed, which is equal to 5 τ.

Сумматор по модулю пять содержит три элемента ЗАПРЕТА, пять элементов И, элемент ИЛИ, мажоритарный элемент с порогом три и три элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА. Вход первого разряда первого слагаемого соединен с первым входом первого элемента И, первым входом первого элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА, первыми входами запрета первого и второго элементов ЗАПРЕТ, первыми входами третьего и четвертого элементов И и первым входом мажоритарного элемента. Вход первого разряда второго слагаемого соединен с вторым входом первого элемента И, вторым входом первого элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА, вторым входом запрета первого элемента ЗАПРЕТ, первым входом запрета третьего элемента ЗАПРЕТ, первым входом пятого элемента И и вторыми входами четвертого элемента И и мажоритарного элемента. Вход второго разряда первого слагаемого соединен с первым входом второго элемента И, первым входом второго элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА, первым прямым входом первого элемента ЗАПРЕТ, вторым входом запрета второго элемента ЗАПРЕТ и третьими входами четвертого элемента И и мажоритарного элемента. Вход второго разряда второго слагаемого соединен с вторым входом второго элемента И, вторым входом второго элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА, вторым прямым входом первого элемента ЗАПРЕТ, вторым входом запрета третьего элемента ЗАПРЕТ и с четвертыми входами четвертого элемента И и мажоритарного элемента. Вход третьего разряда первого слагаемого соединен с первым прямым входом третьего элемента ЗАПРЕТ, вторым входом пятого элемента И и первым входом элемента ИЛИ. Вход третьего разряда второго слагаемого соединен с первым прямым входом второго элемента ЗАПРЕТ, вторым входом третьего элемента И и вторым входом элемента ИЛИ. Выход элемента ИЛИ соединен с третьими входами первого и второго элементов СЛОЖЕНИЕ ПО МОДУЛЮ ДВА. Выходы первого, второго и третьего элементов ЗАПРЕТ соединены соответственно с четвертым, пятым и шестым входами первого элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА, седьмой вход которого соединен с выходом второго элемента И и первым входом третьего элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА. Второй и третий входы третьего элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА соединены соответственно с выходами второго и третьего элементов ЗАПРЕТ, а четвертый вход соединен с выходом мажоритарного элемента. Четвертый и пятый входы второго элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА соединены соответственно с выходами второго и третьего элементов ЗАПРЕТ, а шестой, седьмой, восьмой и девятый входы соединены соответственно с выходами первого, третьего, четвертого и пятого элементов И. Выходы первого, второго и третьего элементов СЛОЖЕНИЕ ПО МОДУЛЮ ДВА соединены соответственно с первым, вторым и третьим разрядными выходами сумматора. A modulo five adder contains three FORBID elements, five AND elements, an OR element, a majority element with a threshold of three, and three elements MODULE TWO. The input of the first category of the first term is connected to the first input of the first AND element, the first input of the first element ADDING ON MODULE TWO, the first inputs of the ban of the first and second elements BAN, the first inputs of the third and fourth elements AND and the first input of the majority element. The input of the first category of the second term is connected to the second input of the first AND element, the second input of the first element MODULE TWO, the second input of the first ban element, the first input, the third ban input, the first input of the fifth AND element, and the second inputs of the fourth element And, and the majority element . The input of the second category of the first term is connected to the first input of the second AND element, the first input of the second element MODULE TWO, the first direct input of the first BAN element, the second input of the second BAN element and the third inputs of the fourth AND element and the majority element. The second category input of the second term is connected to the second input of the second AND element, the second input of the second element MODULE TWO, the second direct input of the first BAN element, the second input of the third BAN element, and the fourth inputs of the fourth AND element and the majority element. The input of the third category of the first term is connected to the first direct input of the third element BAN, the second input of the fifth element AND and the first input of the OR element. The input of the third category of the second term is connected to the first direct input of the second element BAN, the second input of the third element AND and the second input of the OR element. The output of the OR element is connected to the third inputs of the first and second elements ADDING ON MODULE TWO. The outputs of the first, second, and third elements are PROHIBITED connected respectively to the fourth, fifth, and sixth inputs of the first element MODULATION TWO, the seventh input of which is connected to the output of the second AND element and the first input of the third element MODULATION TWO. The second and third inputs of the third element MODULE ADDING TWO are connected respectively to the outputs of the second and third elements FORBID, and the fourth input is connected to the output of the majority element. The fourth and fifth inputs of the second element MODULE ADDING TWO are connected respectively to the outputs of the second and third BAN elements, and the sixth, seventh, eighth and ninth inputs are connected respectively to the outputs of the first, third, fourth and fifth elements I. The outputs of the first, second and third elements MODULE ADDING TWO are connected respectively to the first, second and third discharge outputs of the adder.

На чертеже представлена схема сумматора по модулю пять. The drawing shows a diagram of the adder modulo five.

Сумматор по модулю пять содержит три элемента ЗАПРЕТ 1,2 и 3, пять элементов И 4. . . 8, элемент ИЛИ 9, мажоритарный элемент 10 с порогом три, три элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА 11, 12 и 13, шесть входов 14. . . 19 и три выхода 20, 21 и 22. The modulo five adder contains three elements of the FORBIDDEN 1,2 and 3, five elements AND 4.. . 8, OR element 9, majority element 10 with a threshold of three, three elements MODULATION TWO 11, 12 and 13, six inputs 14.. . 19 and three outputs 20, 21 and 22.

Сумматор работает следующим образом. The adder operates as follows.

Суммируемые операнды X и Y задаются трехразрядными двоичными кодами X = x₃x₂x₁, У = y₃y₂y₁, где x₁ и y₁ - первые (младшие) разряды операндов; x₂, y₂ - вторые (средние) разряды операндов; x₃, y₃ - третьи (старшие) разряды операндов, т. е. X = x₁ + +2x₂ + 4x₃ и Y = y₁ +2y₂ + 4y₃.The summed operands X and Y are specified by three-digit binary codes X = x ₃ x ₂ x ₁ , Y = y ₃ y ₂ y ₁ , where x ₁ and y ₁ are the first (lower) bits of the operands; x ₂ , y ₂ - second (middle) bits of the operands; x ₃ , y ₃ are the third (highest) bits of the operands, i.e., X = x ₁ + + 2x ₂ + 4x ₃ and Y = y ₁ + 2y ₂ + 4y ₃ .

В соответствии с выбранным модулем Р = 5 каждый операнд может принимать значения 0(000), 1(001), 2(010), 3(011) и 4(100). Результатом работы сумматора по модулю пять является операнд Z, заданный трехразрядным двоичным кодом Z = z₃z₂z₁, где Z= z₁ + 2z₂ + 4z_3.
На входы 14,15 подаются значения младших разрядов x₁, y₁ операндов X и Y соответственно на входы 16,17 - значения средних разрядов x₂, y₂операндов X и Y соответственно на входы 18, 19 - значения старших разрядов x₃, y₃ операндов X и Y соответственно на выходе 20 реализуется младший разряд z₁, на выходе 21 - средний разряд z₂, а на выходе 22 - старший разряд z₃ операнда Z, где Z = X + Y (mod5).In accordance with the selected module P = 5, each operand can take values 0 (000), 1 (001), 2 (010), 3 (011) and 4 (100). The result of the modulo five adder operation is the operand Z specified by the three-digit binary code Z = z ₃ z ₂ z ₁ , where Z = z ₁ + 2z ₂ + 4z _3.
The inputs 14.15 are supplied with the values of the least significant bits x ₁ , y _{1 of the} operands X and Y, respectively, at the inputs 16.17 - the values of the average bits x ₂ , y _{2 of the} operands X and Y, respectively, at the inputs 18, 19 - the values of the highest bits x ₃ , y _{3 of the} operands X and Y, respectively, at the output 20, the least significant bit z ₁ is realized, at the output 21, the middle bit z ₂ , and at the output 22, the highest order z _{3 of the} operand Z, where Z = X + Y (mod5).

Логические функции z₁, z₂ и z₃ реализуются сумматором согласно следующим аналогическим выражениям:
z₁= x₁ ⊕ y₁ ⊕

x

y₂ ⊕

y₃ ⊕ x

⊕ x₂y₂ ⊕ (x₃∨y₃);
z₂= (x₃∨y₃) ⊕ x₂ ⊕ y₂ ⊕ x₃y₁ ⊕

y₃ ⊕ x₁y₃ ⊕ x

⊕
⊕ x₁y₁ ⊕ x₁x₂y₁y₂;
z₃= x₂y₂ ⊕ x

⊕

y₃ ⊕ M

\binom{3}{4}

(x₁, x₂, y₁, y₂), где M³ ₄(x₁, x₂, y₁, y₂)= 1 тогда и только тогда, когда x₁ + x₂ + y₁ + y₂≥3.The logical functions z ₁ , z ₂ and z ₃ are implemented by the adder according to the following similar expressions:
z ₁ = x ₁ ⊕ y ₁ ⊕

x

y ₂ ⊕

y ₃ ⊕ x

⊕ x ₂ y ₂ ⊕ (x ₃ ∨y ₃ );
z ₂ = (x ₃ ∨y ₃ ) ⊕ x ₂ ⊕ y ₂ ⊕ x ₃ y ₁ ⊕

y ₃ ⊕ x ₁ y ₃ ⊕ x

⊕
⊕ x ₁ y ₁ ⊕ x ₁ x ₂ y ₁ y ₂ ;
z ₃ = x ₂ y ₂ ⊕ x

⊕

y ₃ ⊕ M

\binom{3}{4}

(x ₁ , x ₂ , y ₁ , y ₂ ), where M ³ ₄ (x ₁ , x ₂ , y ₁ , y ₂ ) = 1 if and only if x ₁ + x ₂ + y ₁ + y ₂ ≥3.

Достоинством сумматора по модулю пять является высокое быстродействие. Так, его быстродействие, определяемое глубиной схемы, равно 2τ , в то время как быстродействие устройства-прототипа равно 5τ . Сложность сумматора по числу входов логических элементов не намного превосходит сложность устройства-прототипа и равна 48, тогда как сложность устройства-прототипа равна 42. The advantage of an adder modulo five is its high speed. So, its speed, determined by the depth of the circuit, is 2τ, while the speed of the prototype device is 5τ. The complexity of the adder in terms of the number of inputs of the logic elements does not significantly exceed the complexity of the prototype device and is equal to 48, while the complexity of the prototype device is 42.

Claims

MODULE FIVE SUMMER containing three elements MODULE TWO ADDITIONS, three PROHIBITION elements, an OR element, and five AND elements, the first inputs of the first and second of which are connected respectively to the inputs of the first and second bits of the first term, and the second inputs are connected respectively to the inputs of the first and second digits of the second term, characterized in that it contains a majority element with a threshold of three, and the input of the first digit of the first term is connected to the first input of the first element MODULE TWO, the first inputs by prohibiting the first and second elements of the PROHIBITION, by the first inputs of the third and fourth elements AND and the first input of the majority element, the input of the first category of the second term is connected to the second input of the first element ADDING ON MODULE TWO, the second input of the prohibition of the first element PROHIBITION, the first input of the prohibition of the third element PROHIBITION , the first input of the fifth element And and the second inputs of the fourth element And and the majority element, the input of the second category of the first term is connected to the first input of the second element COMPOSITION BY MODULE TWO , by the first direct input of the first element FORBID, the second input of the ban of the second element AND FORBID and the third inputs of the fourth element AND and the majority element, the input of the second row of the second term is connected to the second input of the second element of ADDITION ON MODULE TWO, the second direct input of the first element of FORBID, the second input of the ban the third element is FORBID and the fourth inputs of the fourth element AND and the majority element, the input of the third category of the first term is connected to the first direct input of the third element is FORBID, the second input m of the fifth AND element and the first input of the OR element, the input of the third category of the second term is connected to the first direct input of the second element FORBID, the second input of the third element AND and the second input of the OR element, the output of which is connected to the third inputs of the first and second elements COMPOSITION MODULE TWO, the outputs of the first, second and third elements are FORBID connected respectively to the fourth, fifth and sixth inputs of the first element MODULE TWO, the seventh input of which is connected to the output of the second AND element and the first input is third of the second element COMPOSITION BY MODULE TWO, the second and third inputs of which are connected respectively to the outputs of the second and third BAN elements, and the fourth input is connected to the output of the majority element, the fourth and fifth inputs of the second element and the sixth, seventh, eighth and ninth inputs are connected respectively to the outputs of the first, third, fourth and fifth elements AND, the outputs of the first, second and third elements MODULE TWO are connected They are respectively with the first, second and third discharge outputs of the adder.