RU2010152794A - Способ и устройство (варианты) для вычисления операции логарифма якоби - Google Patents
Способ и устройство (варианты) для вычисления операции логарифма якоби Download PDFInfo
- Publication number
- RU2010152794A RU2010152794A RU2010152794/08A RU2010152794A RU2010152794A RU 2010152794 A RU2010152794 A RU 2010152794A RU 2010152794/08 A RU2010152794/08 A RU 2010152794/08A RU 2010152794 A RU2010152794 A RU 2010152794A RU 2010152794 A RU2010152794 A RU 2010152794A
- Authority
- RU
- Russia
- Prior art keywords
- values
- named
- input values
- circuit
- generating
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/499—Denomination or exception handling, e.g. rounding or overflow
- G06F7/49942—Significance control
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/483—Computations with numbers represented by a non-linear combination of denominational numbers, e.g. rational numbers, logarithmic number system or floating-point numbers
- G06F7/4833—Logarithmic number system
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/58—Random or pseudo-random number generators
- G06F7/588—Random number generators, i.e. based on natural stochastic processes
Landscapes
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Computational Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Nonlinear Science (AREA)
- Error Detection And Correction (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
1. Устройство, содержащее: ! первую схему, сконфигурированную для генерирования множества первых сигналов, несущих (i) максимальное значение из множества входных значений и (ii) множество значений разности на основе названных входных значений; ! вторую схему, сконфигурированную для генерирования множества вторых сигналов, несущих множество промежуточных значений на основе названных значений разности, где названные промежуточные значения представляют собой соответствующие степени двух; и ! третью схему, сконфигурированную для генерирования третьего сигнала, несущего выходное значение, посредством суммирования названного максимального значения и названных промежуточных значений, где названное выходное значение представляет собой вычисление логарифма Якоби вышеупомянутых входных значений. ! 2. Устройство по п.1, отличающееся тем, что задержка между получением названных входных значений и вычислением вышеупомянутых выходных значений составляет менее двух тактовых циклов названного устройства. ! 3. Устройство по п.1, отличающееся тем, что названная вторая схема также сконфигурирована для вычисления соответствующих названных степеней двух, где вышеупомянутые экспоненты включают названные значения разности плюс один. ! 4. Устройство по п.3, отличающееся тем, что названная вторая схема также сконфигурирована для генерирования множества случайных значений. ! 5. Устройство по п.4, отличающееся тем, что названные экспоненты также включают в себя названные случайные значения. ! 6. Устройство по п.4, отличающееся тем, что каждое из названных случайных значений представляет собой элемент множества нуля и единицы. !7.
Claims (20)
1. Устройство, содержащее:
первую схему, сконфигурированную для генерирования множества первых сигналов, несущих (i) максимальное значение из множества входных значений и (ii) множество значений разности на основе названных входных значений;
вторую схему, сконфигурированную для генерирования множества вторых сигналов, несущих множество промежуточных значений на основе названных значений разности, где названные промежуточные значения представляют собой соответствующие степени двух; и
третью схему, сконфигурированную для генерирования третьего сигнала, несущего выходное значение, посредством суммирования названного максимального значения и названных промежуточных значений, где названное выходное значение представляет собой вычисление логарифма Якоби вышеупомянутых входных значений.
2. Устройство по п.1, отличающееся тем, что задержка между получением названных входных значений и вычислением вышеупомянутых выходных значений составляет менее двух тактовых циклов названного устройства.
3. Устройство по п.1, отличающееся тем, что названная вторая схема также сконфигурирована для вычисления соответствующих названных степеней двух, где вышеупомянутые экспоненты включают названные значения разности плюс один.
4. Устройство по п.3, отличающееся тем, что названная вторая схема также сконфигурирована для генерирования множества случайных значений.
5. Устройство по п.4, отличающееся тем, что названные экспоненты также включают в себя названные случайные значения.
6. Устройство по п.4, отличающееся тем, что каждое из названных случайных значений представляет собой элемент множества нуля и единицы.
7. Устройство по п.1, отличающееся тем, что названная первая схема также сконфигурирована для усечения вышеупомянутых значений разности до целых чисел.
8. Устройство по п.1, отличающееся тем, что названная первая схема и названная вторая схема полностью реализованы в комбинационной логике.
9. Устройство по п.1, отличающееся тем, что названное вычисление логарифма Якоби определяется как max*(a,b)=In(еa+еb), где а и b представляют собой вышеупомянутые входные значения.
10. Устройство по п.1, отличающееся тем, что названное устройство реализуется в виде одной или нескольких интегральных схем.
11. Способ для вычисления логарифма Якоби, включающий в себя:
(А) генерирование множества первых сигналов, несущих (i) максимальное значение из множества входных значений и (ii) множество значений разности на основе названных входных значений;
(B) генерирование множества вторых сигналов, несущих множество промежуточных значений на основе значений разности, где названные промежуточные значения представляют собой соответствующие степени двух; и
(C) генерирование третьего сигнала, несущего выходное значение посредством суммирования названного максимального значения и вышеупомянутых промежуточных значений.
12. Способ по п.11, отличающийся тем, что задержка между получением названных входных значений и вычислением названного выходного значения составляет менее двух тактовых циклов названного устройства.
13. Способ по п.11, отличающийся тем, что дополнительно включает вычисление экспонент названных соответствующих степеней двух, где названные экспоненты включают в себя вышеупомянутые значения разности плюс один.
14. Способ по п.13, отличающийся тем, что дополнительно включает генерирование множества случайных значений.
15. Способ по п.14, отличающийся тем, что названные экспоненты также включают в себя вышеупомянутые случайные значения.
16. Способ по п.14, отличающийся тем, что каждое из названных случайных значений представляет собой элемент множества нуля и единицы.
17. Способ по п.11, отличающийся тем, что дополнительно включает усечение названных значений разности до целых чисел до генерирования названных вторых сигналов.
18. Способ по п.11, отличающийся тем, что вышеупомянутое генерирование названных первых сигналов и вышеупомянутое генерирование названных вторых сигналов полностью выполняются в комбинационной логике.
19. Способ по п.11, отличающийся тем, что названные входные значения включают в себя четыре входных значения.
20. Устройство, содержащее:
средства для генерирования множества первых сигналов, несущих (i) максимальное значение из множества входных значений и (ii) множество значений разности на основе названных входных значений;
средства для генерирования множества вторых сигналов, несущих множество промежуточных значений на основе названных значений разности, где названные промежуточные значения представляют собой соответствующие степени двух; и
средства для генерирования третьего сигнала, несущего выходное значение посредством суммирования названного максимального значения и названных промежуточных значений, где названное выходное значение представляет собой вычисление логарифма Якоби вышеупомянутых входных значений.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2010152794/08A RU2010152794A (ru) | 2010-12-24 | 2010-12-24 | Способ и устройство (варианты) для вычисления операции логарифма якоби |
| US13/197,098 US20120166501A1 (en) | 2010-12-24 | 2011-08-03 | Computation of jacobian logarithm operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2010152794/08A RU2010152794A (ru) | 2010-12-24 | 2010-12-24 | Способ и устройство (варианты) для вычисления операции логарифма якоби |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2010152794A true RU2010152794A (ru) | 2012-06-27 |
Family
ID=46318336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2010152794/08A RU2010152794A (ru) | 2010-12-24 | 2010-12-24 | Способ и устройство (варианты) для вычисления операции логарифма якоби |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20120166501A1 (ru) |
| RU (1) | RU2010152794A (ru) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102592708B1 (ko) * | 2020-04-24 | 2023-10-24 | 한국전자통신연구원 | 로그 영역의 연산을 수행하도록 구성된 신경망 가속기 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001352258A (ja) * | 2000-06-08 | 2001-12-21 | Sony Corp | 復号装置及び復号方法 |
| US6877125B2 (en) * | 2000-09-18 | 2005-04-05 | Canon Kabushiki Kaisha | Devices and methods for estimating a series of symbols |
| US6760390B1 (en) * | 2000-10-25 | 2004-07-06 | Motorola, Inc. | Log-map metric calculation using the avg* kernel |
| KR100365724B1 (ko) * | 2000-12-27 | 2002-12-31 | 한국전자통신연구원 | 이진 로그맵 알고리즘을 이용한 터보 복호기 및 그 구현방법 |
| US7116732B2 (en) * | 2001-06-21 | 2006-10-03 | Alcatel | Method and apparatus for decoding a bit sequence |
| US7089481B2 (en) * | 2002-07-22 | 2006-08-08 | Agere Systems Inc. | High speed arithmetic operations for use in turbo decoders |
| JP4304937B2 (ja) * | 2002-08-21 | 2009-07-29 | 日本電気株式会社 | ヤコビ群要素加算装置 |
| GB2394389B (en) * | 2002-10-15 | 2005-05-18 | Toshiba Res Europ Ltd | Equalisation apparatus and methods |
| GB2408898B (en) * | 2003-12-02 | 2006-08-16 | Toshiba Res Europ Ltd | Improved communications apparatus and methods |
| KR100580843B1 (ko) * | 2003-12-22 | 2006-05-16 | 한국전자통신연구원 | Ｖ―ｂｌａｓｔ에서 채널전달함수행렬 처리장치 및 그의처리방법 |
| US7734990B2 (en) * | 2004-05-26 | 2010-06-08 | Nec Corporation | Spatial-multiplexed signal detection method and spatial and temporal iterative decoder that uses this method |
| GB2418109B (en) * | 2004-09-10 | 2007-03-07 | Samsung Electronics Co Ltd | MAP decoding |
| KR100922938B1 (ko) * | 2006-03-09 | 2009-10-22 | 삼성전자주식회사 | 통신 시스템에서 데이터 수신 방법 및 장치 |
-
2010
- 2010-12-24 RU RU2010152794/08A patent/RU2010152794A/ru not_active Application Discontinuation
-
2011
- 2011-08-03 US US13/197,098 patent/US20120166501A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20120166501A1 (en) | 2012-06-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Asif et al. | Design of an algorithmic Wallace multiplier using high speed counters | |
| JP6812781B2 (ja) | 遅延回路、カウント値生成回路および物理量センサー | |
| Kumar et al. | FPGA Implementation of high speed 8-bit Vedic multiplier using barrel shifter | |
| Agnew et al. | Fast exponentiation in GF (2n) | |
| WO2009057090A3 (en) | Configurable random number generator | |
| Asif et al. | High‐throughput multi‐key elliptic curve cryptosystem based on residue number system | |
| CN103942028A (zh) | 应用在密码技术中的大整数乘法运算方法及装置 | |
| EP2261795B8 (en) | Circuits and methods for performing exponentiation and inversion of finite field elements | |
| Gong et al. | High-throughput FPGA implementation of 256-bit Montgomery modular multiplier | |
| JP2010531018A5 (ru) | ||
| Mukherjee et al. | Counter based low power, low latency Wallace tree multiplier using GDI technique for on-chip digital filter applications | |
| Harize et al. | A methodology for implementing decimator FIR filters on FPGA | |
| RU2010152794A (ru) | Способ и устройство (варианты) для вычисления операции логарифма якоби | |
| Kunchigi et al. | Low power square and cube architectures using Vedic Sutras | |
| KR101337552B1 (ko) | Ｂｏｃ 신호 동기화 장치 및 방법, 및 ｂｏｃ 신호 동기화를 위한 시뮬레이션 장치 및 방법 | |
| CN104506316A (zh) | 一种基于sm2基点的点乘运算方法 | |
| Reddy et al. | A reconfigurable high speed architecture design for discrete hilbert transform | |
| Khan et al. | Design of 2× 2 vedic multiplier using GDI technique | |
| WO2009063948A1 (ja) | Ｍ系列発生回路及びその提供方法並びにｍ系列発生回路を用いるランダムエラー発生装置 | |
| TWI387921B (zh) | 利用中央極限定理之常態分佈亂數產生器及其亂數產生方法 | |
| KR20080050054A (ko) | 성긴 ｗ－ＮＡＦ 키 생성방법，이를 이용한 연산 방법 및암호화 방법 | |
| CN104050378A (zh) | 基于多项式插值的特定消谐变换器开关角度的计算方法 | |
| Safari et al. | Novel implementation of full adder based scaling in Residue Number Systems | |
| Bagala et al. | Single clock square root algorithm based on binomial series and its FPGA implementation | |
| Meghana et al. | High speed multiplier implementation based on Vedic Mathematics |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FA93 | Acknowledgement of application withdrawn (no request for examination) |
Effective date: 20131225 |