RU2006915C1

RU2006915C1 - Adder

Info

Publication number: RU2006915C1
Authority: RU
Inventors: В.Я. Горштейн; А.И. Грушин
Original assignee: Институт точной механики и вычислительной техники им.С.А.Лебедева РАН
Priority date: 1991-12-27
Filing date: 1991-12-27
Publication date: 1994-01-30

Abstract

FIELD: computer engineering. SUBSTANCE: device has two input registers, decoder, input exponent adder, adder, three registers, result normalization unit, correction exponent generator, normalization control unit, output exponent adder, shift unit. Additional mantissa shift unit, two commutators, three additional registers, shift unit, sign-inversion signal generator are introduced to accomplish the goal of invention. EFFECT: increased speed due to conveyer organization which provides separation of addition of high and low parts of double precision real numbers. 2 cl, 5 dwg

Description

Изобретение относится к вычислительной технике и может быть использовано при проектировании арифметических устройств высокой производительности, обрабатывающих числа удвоенной точности. The invention relates to computer technology and can be used in the design of high-performance arithmetic devices that process double precision numbers.

Известно устройство сложения [1] , содержащее входные регистры, сдвигатель, сумматор порядков, сумматор мантисс, нормализатор результата, выходной регистр. Known addition device [1], containing input registers, shifter, order adder, mantissum adder, result normalizer, output register.

Недостатком устройства является низкое быстродействие. The disadvantage of this device is the low speed.

Наиболее близким по технической сущности к изобретению является устройство сложения [2] , содержащее два входных регистра, дешифратор, входной сумматор порядков, сумматор, три регистра, нормализатор результата, формирователь порядка коррекции, узел управления нормализатором результата, выходной сумматор порядков, выходной регистр, узел сдвига мантиссы, причем входная шина первого операнда устройства через первый входной регистр соединена с информационным входом узла сдвига мантиссы, выход которого подключен через первый регистр к первому информационному входу сумматора, второй информационный вход которого соединен с выходом второго регистра, входная шина второго операнда устройства подключена к входу второго входного регистра, выход третьего регистра соединен с первым информационным входом нормализатора результата, первый управляющий вход которого подключен к выходу узла управления нормализатором результата, входная шина порядка первого операнда и входная шина порядка второго операнда устройства соединены соответственно с первым и вторым информационными входами входного сумматора порядков, выход которого подключен к первому управляющему входу узла сдвига мантиссы и к первому информационному входу выходного сумматора порядков, второй информационный вход которого соединен с выходом формирователя порядка коррекции, выход выходного сумматора порядков подключен к первому информационному входу выходного регистра, выход которого является шиной результата устройства, входная шина знака первого операнда, входная шина знака второго операнда и входная шина кода операций устройства соединены соответственно с одноименными входами дешифратора, выход которого соединен с вторым управляющим входом узла сдвига мантиссы. The closest in technical essence to the invention is an addition device [2], containing two input registers, a decoder, an input order adder, an adder, three registers, a result normalizer, a correction order generator, a result normalizer control node, an output order adder, an output register, a node the mantissa shift, and the input bus of the first operand of the device through the first input register is connected to the information input of the mantissa shift node, the output of which is connected through the first register to the first the information input of the adder, the second information input of which is connected to the output of the second register, the input bus of the second operand of the device is connected to the input of the second input register, the output of the third register is connected to the first information input of the result normalizer, the first control input of which is connected to the output of the result normalizer control unit, an input bus of the order of the first operand and an input bus of the order of the second operand of the device are connected respectively to the first and second information input the input order adder, the output of which is connected to the first control input of the mantissa shift unit and the first information input of the output order adder, the second information input of which is connected to the output of the correction order generator, the output of the order output adder is connected to the first information input of the output register, the output of which is the result bus of the device, the input sign bus of the first operand, the input sign bus of the second operand and the input bus of the device operation code are connected respectively with similar inputs of a decoder whose output is connected to a second control input node mantissa shift.

Недостатком устройства является низкая производительность, обусловленная тем, что сложение чисел удвоенной точности выполняется за одну машинную команду, требует двенадцати тактов и устройство выдает результат один раз за девять тактов. The disadvantage of this device is its low performance, due to the fact that the addition of doubled precision numbers is performed in one machine command, it requires twelve clock cycles, and the device produces a result once in nine clock cycles.

Целью изобретения является повышение производительности устройства. The aim of the invention is to improve the performance of the device.

Цель достигается тем, что в устройство для сложения, содержащее два входных регистра, дешифратор, входной сумматор порядков, сумматор, три регистра, нормализатор результата, формирователь порядка коррекции, узел управления нормализатором результата, выходной сумматор порядков, выходной регистр, узел сдвига мантиссы, причем входная шина первого операнда устройства через первый входной регистр соединена с информационным входом узла сдвига мантиссы, выход которого подключен через первый регистр к первому информационному входу сумматора, второй информационный вход которого соединен с выходом второго регистра, входная шина второго операнда устройства подключена к входу второго входного регистра, выход третьего регистра соединен с первым информационным входом нормализатора результата, первый управляющий вход которого подключен к выходу узла управления нормализатором результата, входная шина порядка первого операнда и входная шина порядка второго операнда устройства соединены соответственно с первым и вторым информационными входами входного сумматора порядков, выход которого подключен к первому управляющему входу узла сдвига мантиссы и к первому информационному входу выходного сумматора порядков, второй информационный вход которого соединен с выходом формирователя порядка коррекции, выход выходного сумматора порядков подключен к первому информационному входу выходного регистра, выход которого является шиной результата устройства, входная шина знака первого операнда, входная шина знака второго операнда и входная шина кода операций устройства соединены соответственно с одноименными входами дешифратора, выход которого соединен с вторым управляющим входом узла сдвига мантиссы, введены дополнительный узел сдвига мантиссы, два коммутатора, три дополнительных регистра, сдвигатель, формирователь сигнала обращения результата, при этом выход первого входного регистра соединен с первым информационным входом первого коммутатора, второй информационный вход которого и информационный вход дополнительного узла сдвига мантиссы подключены к выходу второго входного регистра, выход первого коммутатора через первый дополнительный регистр соединен с информационным входом сдвигателя, управляющий вход которого, управляющий вход коммутатора и первый управляющий вход дополнительного узла сдвига мантиссы подключены к выходу входного сумматора порядков, выход сумматора соединен с входом второго дополнительного регистра, выход которого подключен к входам формирователя порядка коррекции и узла управления нормализатором результата, к первым информационным входам формирователя сигнала обращения результата и второго коммутатора, выход которого соединен с входом третьего регистра, выход сдвигателя соединен с входом третьего дополнительного регистра, выход которого подключен к вторым информационным входам второго коммутатора и нормализатора результата, выход которого соединен с информационным входом узла обращения, выход которого подключен к второму информационному входу выходного регистра, выход дешифратора соединен с вторыми управляющими входами дополнительного узла сдвига мантиссы и нормализатора результата, с управляющим входом второго коммутатора, с вторым и третьим информационными входами формирователя сигнала обращения результата, выход которого подключен к управляющему входу узла обращения, кроме того, узел сдвига мантиссы содержит сдвигатель с инверсным выходом и элемент 2И-НЕ, причем информационный вход узла сдвига мантиссы соединен с информационными входами сдвигателя и элемента 2И-НЕ, первый и второй управляющие входы узла являются соответственно управляющими входами сдвигателя и элемента 2И-НЕ, выходы которых соединены и являются выходом узла сдвига мантиссы. The goal is achieved by the fact that the addition device containing two input registers, a decoder, an input order adder, an adder, three registers, a result normalizer, a correction order generator, a result normalizer control unit, an output order adder, an output register, a mantissa shift unit, the input bus of the first operand of the device through the first input register is connected to the information input of the mantissa shift unit, the output of which is connected through the first register to the first information input of the adder, the second information input of which is connected to the output of the second register, the input bus of the second operand of the device is connected to the input of the second input register, the output of the third register is connected to the first information input of the result normalizer, the first control input of which is connected to the output of the result normalizer control node, the input bus is of the order of the first operand and the input bus of the order of the second operand of the device is connected respectively to the first and second information inputs of the input adder of orders for which it is connected to the first control input of the mantissa shift unit and to the first information input of the output order adder, the second information input of which is connected to the output of the correction order generator, the output of the order output adder is connected to the first information input of the output register, the output of which is the device result bus, the input the sign bus of the first operand, the input sign bus of the second operand and the input bus of the device operation code are connected respectively to the inputs of the same name of the encoder, the output of which is connected to the second control input of the mantissa shear assembly, an additional mantissa shear assembly, two switches, three additional registers, a shifter, a shaper of the signal for reversing the result are introduced, while the output of the first input register is connected to the first information input of the first switch, the second information input of which the information input of the additional mantissa shift unit is connected to the output of the second input register, the output of the first switch through the first additional register mp is connected to the information input of the shifter, the control input of which, the control input of the switch, and the first control input of the additional mantissa shift unit are connected to the output of the input order adder, the output of the adder is connected to the input of the second additional register, the output of which is connected to the inputs of the correction order generator and the normalizer control unit result, to the first information inputs of the shaper of the signal of the appeal of the result and the second switch, the output of which is connected to the input of the third p of the register, the output of the shifter is connected to the input of the third additional register, the output of which is connected to the second information inputs of the second switch and the result normalizer, the output of which is connected to the information input of the access node, the output of which is connected to the second information input of the output register, the decoder output is connected to the second control inputs additional node of the shift of the mantissa and the normalizer of the result, with the control input of the second switch, with the second and third information inputs of the signal reverser of the result, the output of which is connected to the control input of the access node, in addition, the mantissa shift unit contains a bias with an inverse output and a 2I-NOT element, the information input of the mantissa shift unit is connected to the information inputs of the shifter and 2I-NOT element, the first and the second control inputs of the node are respectively the control inputs of the shifter and the 2I-NOT element, the outputs of which are connected and are the output of the mantissa shift node.

Сущность изобретения заключается в конвейерной организации устройства за счет разделения процесса сложения старших и младших частей числа. Введение первого коммутатора, первого дополнительного регистра, сдвигателя, второго дополнительного регистра, второго коммутатора, формирователя сигнала обращения результата позволяет осуществлять новые команды - сложение с выдачей младших и с выдачей старших частей числа. При этом старшие и младшие части удвоенного числа обрабатываются отдельно, что приводит к организации конвейера с частотой в один такт. The essence of the invention lies in the conveyor organization of the device due to the separation of the process of adding the senior and younger parts of the number. The introduction of the first switch, the first additional register, shifter, the second additional register, the second switch, the shaper of the signal of the reversal of the result allows you to implement new commands - addition with the issuance of the minor and the issuance of the senior parts of the number. In this case, the senior and younger parts of the doubled number are processed separately, which leads to the organization of the conveyor with a frequency of one clock cycle.

Сравнение заявляемого технического решения с прототипом позволило установить его соответствие критерию "новизна". При изучении других технических решений в данной области техники признаки, отличающие изобретение от прототипа, не были выявлены, поэтому они обеспечивают заявляемому техническому решению соответствие критерию "изобретательский уровень". Comparison of the claimed technical solution with the prototype made it possible to establish its compliance with the criterion of "novelty." When studying other technical solutions in this technical field, signs that distinguish the invention from the prototype were not identified, therefore, they provide the claimed technical solution according to the criterion of "inventive step".

Математическое моделирование, а также предварительные испытания устройства показали возможность промышленной применимости изобретения. Mathematical modeling, as well as preliminary tests of the device showed the possibility of industrial applicability of the invention.

На фиг. 1 представлена блок-схема устройства для сложения; на фиг. 2 - узел сдвига мантиссы. In FIG. 1 is a block diagram of an addition device; in FIG. 2 - knot shear mantissa.

Устройство для сложения содержит входной сумматор 1 порядков, первый и второй входные регистры 2 и 3, дешифратор 4, узел 5 сдвига мантиссы, дополнительный узел 6 сдвига мантиссы, первый коммутатор 7, первый и второй регистры 8 и 9, первый дополнительный регистр 10, сумматор 11, сдвигатель 12, второй и третий дополнительные регистры 13 и 14, формирователь 15 порядка коррекции, узел 16 управления нормализатором результата, второй коммутатор 17, формирователь 18 сигнала обращения результата, третий регистр 19, выходной сумматор 20 порядков, нормализатор 21 результата, узел 22 обращения, выходной регистр 23. The addition device comprises an input adder of 1 orders, first and second input registers 2 and 3, a decoder 4, a mantissa shift unit 5, an additional mantissa shift unit 6, a first switch 7, first and second registers 8 and 9, a first additional register 10, an adder 11, shifter 12, second and third additional registers 13 and 14, shaper 15 of the correction order, node 16 for controlling the result normalizer, second switch 17, shaper 18 of the signal for accessing the result, third register 19, output adder 20 orders, normalizer 21 cut tata, treatment unit 22, an output register 23.

В устройстве имеются входная шина 24 порядка первого операнда, входная шина 25 порядка второго операнда, входная шина 26 первого операнда, входная шина 27 второго операнда, входная шина 28 знака первого операнда, входная шина 29 знака второго операнда, входная шина 30 кода операций, выходная шина 31 результата. The device has an input bus 24 of the order of the first operand, input bus 25 of the order of the second operand, input bus 26 of the first operand, input bus 27 of the second operand, input bus 28 of the character of the first operand, input bus 29 of the character of the second operand, input bus 30 of the operation code, output bus 31 results.

Узел сдвига мантиссы имеет первый управляющий вход 32-1, информационный вход 32-2, второй управляющий вход 32-3 и содержит сдвигатель 33 с инверсным выходом и элемент 2И-НЕ 34. The mantissa shear assembly has a first control input 32-1, an information input 32-2, a second control input 32-3, and comprises a shift device 33 with an inverse output and an element 2I-NOT 34.

Входная шина 24 порядка первого операнда подключена к первому информационному входу входного сумматора 1 порядков. Входная шина 25 порядка второго операнда соединена с вторым информационным входом сумматора 1. Входом первого входного регистра 2 является входная шина 26 первого операнда. Входом второго входного регистра 3 является входная шина 27 второго операнда. Входом знака первого операнда, входом знака второго операнда, входом кода операций дешифратора 4 являются соответственно одноименные шины 28, 29, 30 устройства. Выход входного сумматора 1 порядков соединен с первым информационным входом выходного сумматора 20 порядков, с первыми управляющими входами узлов 5, 6 сдвига мантиссы, с управляющими входами сдвигателя 12 и первого коммутатора 7. Выход первого входного регистра 2 подключен к информационному входу узла 5 сдвига мантиссы и к первому информационному входу первого коммутатора 7. Выход второго входного регистра 3 соединен с информационным входом дополнительного узла 6 сдвига мантиссы и с вторым информационным входом первого коммутатора 7. Выход узла 5 сдвига мантиссы через регистр 8 подключен к первому информационному входу сумматора 11. Выход дополнительного узла 6 сдвига мантиссы через регистр 9 соединен с вторым информационным входом сумматора 11. Выход сумматора 11 через регистр 13 подключен к входам формирователя 15 порядка коррекции и узла 16 управления нормализатором результата, к первым информационным входам второго коммутатора 17 и формирователя 18 сигнала обращения результата. Выход формирователя 15 порядка коррекции соединен с вторым информационным входом выходного сумматора 20 порядков, выход которого подключен к первому информационному входу выходного регистра 23. Выход первого коммутатора 7 соединен через регистр 10 с информационным входом сдвигателя 12. Выход второго коммутатора 17 подключен через регистр 19 к первому информационному входу нормализатора 21 результата. Второй информационный вход нормализатора 21 результата соединен через регистр 14 с выходом сдвигателя 12. Выход узла 16 управления нормализатором результата подключен к первому управляющему входу нормализатора 21 результата, выход которого соединен с информационным входом узла 22. Выход дешифратора 4 подключен к управляющему входу коммутатора 17, к вторым управляющим входам узлов 5 и 6 сдвига мантиссы, нормализатора 21 результата, второму и третьему информационным входам формирователя 18 сигнала обращения результата. Выход формирователя 18 соединен с управляющим входом узла 22, выход которого подключен к второму информационному входу выходного регистра 23. Выход регистра 23 является выходной шиной 31 результата устройства. An input bus 24 of the order of the first operand is connected to the first information input of the input adder of 1 order. An input bus 25 of the order of the second operand is connected to the second information input of the adder 1. The input of the first input register 2 is the input bus 26 of the first operand. The input of the second input register 3 is the input bus 27 of the second operand. The input of the sign of the first operand, the input of the sign of the second operand, the input of the operation code of the decoder 4 are the corresponding device buses 28, 29, 30, respectively. The output of the input adder of 1 orders is connected to the first information input of the output adder of 20 orders, with the first control inputs of the mantissa shift units 5, 6, with the control inputs of the shifter 12 and the first switch 7. The output of the first input register 2 is connected to the information input of the mantissa shift unit 5 and to the first information input of the first switch 7. The output of the second input register 3 is connected to the information input of the additional unit 6 of the mantissa shift and to the second information input of the first switch 7. The output of the Mantissa shift 5 through register 8 is connected to the first information input of adder 11. The output of additional mantissa shift unit 6 through register 9 is connected to the second information input of adder 11. Adder 11 through register 13 is connected to inputs of the correction order generator 15 and normalizer control unit 16 result, to the first information inputs of the second switch 17 and the shaper 18 of the signal access to the result. The output of the shaper 15 of the correction order is connected to the second information input of the output adder 20 orders, the output of which is connected to the first information input of the output register 23. The output of the first switch 7 is connected through the register 10 to the information input of the shifter 12. The output of the second switch 17 is connected through the register 19 to the first the information input of the normalizer 21 results. The second information input of the result normalizer 21 is connected through the register 14 to the output of the shifter 12. The output of the result normalizer control unit 16 is connected to the first control input of the result normalizer 21, the output of which is connected to the information input of the node 22. The output of the decoder 4 is connected to the control input of the switch 17, to the second control inputs of the nodes 5 and 6 of the shift of the mantissa, the normalizer 21 of the result, the second and third information inputs of the shaper 18 of the signal access to the result. The output of the driver 18 is connected to the control input of the node 22, the output of which is connected to the second information input of the output register 23. The output of the register 23 is the output bus 31 of the device result.

Входной сумматор 1 порядков, сумматор 11, формирователь 15 порядка коррекции, узел 16 управления нормализатором результата, выходной сумматор 20 порядков могут быть выполнены как аналогичные устройства в прототипе. Коммутатор 7 выполнен по схеме обычного коммутатора с двух направлений. Сдвигатель 12 выполнен по схеме двухуровневого сдвигателя вправо, при этом формируются разряды, выталкиваемые за разрядную сетку. The input adder 1 orders, the adder 11, the shaper 15 of the correction order, the node 16 controls the normalizer of the result, the output adder 20 orders can be performed as similar devices in the prototype. The switch 7 is made according to the scheme of a conventional switch from two directions. The shifter 12 is made according to the scheme of a two-level shifter to the right, while discharges are formed, pushed out of the discharge grid.

Формирователь 18 сигнала обращения результата реализует следующую логику:
ОББРЕЗ= ВЫДМЛ*ОБРЧ*НОР*15СБН, где ВЫДМЛ - сигнал, говорящий о том, что выполняется операция сложения с выдачей младших;
ОБРЧ - перед суммированием производилось обращение одной из мантисс;
НОР - производится нормализация результата;
15СБН - в младшей тетраде суммы содержится хотя бы одна единица.Shaper 18 signal reversal of the result implements the following logic:
CUTTING = Squared * Squeeze * NOR * 15SBN, where SUMMARY - a signal that indicates that the addition operation is performed with the issuance of minors;
OBRCH - before summing, one of the mantissas was reversed;
NRA - the result is normalized;
15СБН - in the lower notebook of the sum contains at least one unit.

Нормализатор 21 результата представляет собой двухуровневой сдвигатель влево. Узел 22 обращения может быть выполнен на элементе ИСКЛЮЧИТЕЛЬНОЕ ИЛИ. Все входящие в устройство узлы могут быть выполнены на элементах серии И300Б. The normalizer 21 of the result is a two-level shift to the left. The access node 22 may be performed on an EXCLUSIVE OR element. All nodes included in the device can be made on elements of the I300B series.

В устройстве используется однофазная система синхронизации. Рассмотрим процесс сложения двух удвоенных чисел. Приняты следующие обозначения: первый операнд - число А, второй операнд - число В, результат сложения - число С, порядок первого операнда - ПА, порядок второго операнда - ПВ, знак первого операнда - ЗнА, знак второго операнда - ЗнВ, код операции - КОП. The device uses a single-phase synchronization system. Consider the process of adding two double numbers. The following notations are accepted: the first operand is the number A, the second operand is the number B, the addition result is the number C, the order of the first operand is PA, the order of the second operand is PV, the sign of the first operand is ZnA, the sign of the second operand is ZnV, and the operation code is CPC .

Число удвоенной точности задается двумя вещественными числами, каждое из которых содержит знак мантиссы, знак порядка, порядок и мантиссу. Первое число имеет тег старшей части удвоенного числа и содержит старшие разряды мантиссы, второе число имеет тег младшей части удвоенного числа и содержит младшие разряды мантиссы. Порядок первого числа на 14 больше порядка второго числа. Первое число должно быть нормализовано, кроме случая нулевой мантиссы. The doubled precision number is given by two real numbers, each of which contains the sign of the mantissa, the sign of order, order and mantissa. The first number has a tag of the highest part of the doubled number and contains the highest bits of the mantissa, the second number has the tag of the lower part of the doubled number and contains the least significant bits of the mantissa. The order of the first number is 14 more than the order of the second number. The first number should be normalized, except in the case of zero mantissa.

Обозначим (А1, А2) пару чисел, задающую число А удвоенной точности, (В1, В2) число В удвоенной точности и (С1, С2) результат сложения двух чисел удвоенной точности. Введем две операции - сложение с выдачей младших (оно представляет собой обычное сложение, но в качестве результата выдаются разряды мантиссы, выдвинутые за разрядную сетку при выравнивании порядков, нулевым порядком является больший из порядков, уменьшенный на 14) и сложение с выдачей старших (это обычное сложение вещественных, но в этом случае не выполняется округление, которое обычно делается, когда при выравнивании порядков теряются разряды мантиссы с меньшим порядком). Тогда процесс сложения двух чисел удвоенной точности можно описать формулой
C
С M M
(С1, С2) = (А1 + В1) + (А1 + В1) + (А2 + В2),
4 5 2 3 1
6 где С - означает сложение с выдачей стар-
+ ших; М - сложение с выдачей младших,
+ + - обычное сложение, а цифры внизу - порядок выполнения команд. Каждая команда выполняется четыре такта.Let us designate (A1, A2) the pair of numbers defining the double precision number A, (B1, B2) the double precision number B and (C1, C2) the result of adding two double precision numbers. We introduce two operations: addition with the issuance of junior ones (it is a usual addition, but the result is mantissa bits extended over the bit grid when aligning orders, the zeroth order is the larger of the orders, reduced by 14) and addition with the issuance of senior (this is usual addition of the real ones, but in this case rounding is not performed, which is usually done when, when aligning orders, the mantissa discharges with a lower order are lost). Then the process of adding two doubled precision numbers can be described by the formula
C
With MM
(C1, C2) = (A1 + B1) + (A1 + B1) + (A2 + B2),
4 5 2 3 1
6 where C - means addition with the issuance of old-
+ shih; M - addition with the issuance of the younger,
++ is the usual addition, and the numbers below are the order in which the commands are executed. Each command runs four measures.

Рассмотрим пример сложения двух удвоенных чисел. Пусть числа располагаются относительно друг друга как показано на фиг. 3. Consider the example of adding two double numbers. Let the numbers be relative to each other as shown in FIG. 3.

Тогда процесс сложения можно представить как показано на фиг. 4. Then the addition process can be represented as shown in FIG. 4.

(слева написан код операции, справа - теги операндов и результата, Р1 - результат первой операции). (the operation code is written on the left, the operand and result tags are on the right, P1 is the result of the first operation).

Процесс сложения удвоенных чисел занимает 18 тактов и развивается следующим образом (см. фиг. 5). The process of adding double numbers takes 18 clock cycles and develops as follows (see Fig. 5).

После второй и третьей команд отводятся два такта на доставку результата на вход устройства. Знаком Х помечены те промежутки времени, когда устройство свободно. Видно, что 12 из 18 тактов устройство свободно, т. е. в это время можно выполнять другие команды. After the second and third commands, two clock cycles are allocated for delivering the result to the input of the device. The X marks those times when the device is free. It can be seen that 12 of the 18 clock cycles the device is free, that is, at this time you can execute other commands.

Устройство работает следующим образом. The device operates as follows.

При выполнении процесса удвоенного сложения на вход первого операнда (числа А) устройства подаются в разные моменты времени старшая и младшая части одного удвоенного числа А1 и А2 соответственно, на вход второго операнда (числа В) подаются старшая и младшая части другого удвоенного числа В1 и В2 соответственно. When the process of double addition is performed, the input of the first operand (number A) of the device is supplied at different points in time with the highest and youngest parts of one doubled number A1 and A2, respectively, the input of the second operand (number B) is fed with the highest and youngest parts of the other doubled number B1 and B2 respectively.

При обычном сложении в устройство по шинам 26 и 27 приходят числа А и В, по шинам 24 и 25 - порядки ПА и ПВ, по шинам 28, 29 и 30 - соответственно знак левого и правого операндов и код операции. Порядки ПА и ПВ сравниваются в сумматоре 1, по разности порядков вырабатывается код сдвига левой мантиссы или правой мантиссы, который поступает на первый управляющий вход узлов 5 и 6 сдвига мантиссы соответственно. Мантиссы чисел с выхода регистров 2 и 3 поступают на первый информационный вход узлов 5 и 6 и на первый и второй информационные входы коммутатора 7. Мантиссы числа с меньшим порядком сдвигаются в узле 5 или 6, другая мантисса в случае необходимости обращается в узле 6 или 5 (сигналы ОБРЛ и ОБРП, которые вырабатываются из знаков мантисс ЗнА, ЗнВ и кода операции КОП в дешифраторе 4, поступают на второй управляющий вход узлов 5 и 6 соответственно). Далее мантиссы попадают в регистры 8 и 9, а затем в сумматор 11 на первый и второй информационные входы и регистр 13. Сборки нулей попадают в узел 16 управления и в формирователь 15 порядка коррекции. Порядок коррекции попадает на второй информационный вход выходного сумматора 20 порядков, где складывается с большим порядком, поступающим на его первый информационный вход, и дает порядок результата. Мантиссы из регистра 13 через первый информационный вход коммутатора 17 попадают на первый информационный вход нормализатора 21 результата, где в случае необходимости сдвигаются на величину СДН, поступающую на первый управляющий вход. В нормализаторе 21 происходит округление, если при выравнивании порядков за разрядную сетку попала хотя бы одна единица, о чем говорит сигнал, поступающий на второй информационный вход. В выходной регистр 23 на первый и второй информационные входы поступают порядок и мантисса результата. С выхода регистра 23 по шине 31 выходит результат. During normal addition, the numbers A and B come to the device via buses 26 and 27, the orders PA and PV are received on buses 24 and 25, and the sign of the left and right operands and the operation code are respectively on buses 28, 29 and 30. The orders of PA and PV are compared in adder 1, according to the difference of orders, the shift code of the left mantissa or the right mantissa is generated, which arrives at the first control input of the nodes 5 and 6 of the mantissa shift, respectively. Mantissa numbers from the output of registers 2 and 3 go to the first information input of nodes 5 and 6 and to the first and second information inputs of switch 7. Mantissa numbers with a lower order are shifted to node 5 or 6, the other mantissa, if necessary, is addressed to node 6 or 5 (signals OBRL and OBRP, which are generated from the signs of the mantissa ZnA, ZnV and the code of the operation of the CPC in the decoder 4, are fed to the second control input of nodes 5 and 6, respectively). Next, the mantissa fall into registers 8 and 9, and then into the adder 11 to the first and second information inputs and register 13. Assemblies of zeros enter the control unit 16 and the correction order generator 15. The correction order falls on the second information input of the output adder of 20 orders of magnitude, where it is added up with the large order received at its first information input and gives the result order. Mantissa from the register 13 through the first information input of the switch 17 fall on the first information input of the normalizer 21 of the result, where, if necessary, are shifted by the value of the SDN received at the first control input. In the normalizer 21, rounding occurs if, when the orders are aligned, at least one unit falls over the bit grid, as evidenced by the signal arriving at the second information input. In the output register 23 at the first and second information inputs, the order and the mantissa of the result are received. From the output of register 23 on bus 31, the result is output.

Сложение с выдачей старших отличается от обычного сложения отсутствием округления. Addition with the issuance of elders differs from the usual addition in the absence of rounding.

Сложение с выдачей младших отличается от обычного сложения тем, что мантиссы с входных регистров 2 и 3 кроме узлов 5, 6 сдвига мантиссы попадают в коммутатор 7, через который проходит мантисса числа с меньшим порядком. Она проходит через регистр 10 на информационный вход сдвигателя 12, в котором формируются разряды мантиссы, выталкиваемые за разрядную сетку при выравнивании порядков. Затем эти разряды через регистр 14 и второй информационный вход коммутатора 17 попадают в нормализатор 21 результата. Там происходит сдвиг, который определяется по результату сложения разрядов мантисс, которые остались в разрядной сетке. Если было переполнение, то младшая тетрада из сумматора 11 попадает в старшую тетраду результата, а мантисса из регистра 14 сдвигается вправо на одну тетраду. Если в сумматоре 11 получились старшие нулевые тетрады, то происходит сдвиг мантиссы из регистра 14 влево, если сдвиг не нужен, то мантисса проходит через нормализатор 21 без изменений. Addition with the issuance of minors differs from the usual addition in that the mantissa from the input registers 2 and 3, in addition to the nodes 5, 6 of the shift of the mantissa, fall into the switch 7, through which the mantissa of the number with a lower order passes. It passes through the register 10 to the information input of the shifter 12, in which the mantissa discharges are formed, which are pushed out of the discharge grid when the orders are aligned. Then these discharges through the register 14 and the second information input of the switch 17 fall into the normalizer 21 of the result. There, a shift occurs, which is determined by the addition of the mantissa discharges that remained in the discharge grid. If there was an overflow, then the youngest tetrad from adder 11 falls into the senior tetrad of the result, and the mantissa from register 14 is shifted to the right by one tetrad. If the adder 11 turned out the highest zero tetrads, then the mantissa moves from the register 14 to the left, if the shift is not needed, the mantissa passes through the normalizer 21 without changes.

Если перед суммированием одна из мантисс обращалась, то в случае, когда старшая выдвинутая при выравнивании порядков за разрядную сетку тетрада отличается от нуля и не требуется нормализация, в формирователе 18 обращения результата происходит обращение мантиссы из регистра 14. If one of the mantissas addressed before summing, then in the case when the eldest tetrad extended when aligning the orders for the discharge grid is different from zero and normalization is not required, the mantissa from the register 14 is inverted in the result inverter 18.

Знак результата операции сложения с выдачей младших совпадает со знаком результата обычного сложения с такими же операндами, но в случае необходимости нормализации и в случае отсутствия нормализации и нулевой старшей выдвинутой тетрады знак результата противоположен знаку результата соответствующей обычной операции сложения. The sign of the result of the addition operation with the issuance of minors coincides with the sign of the result of the usual addition with the same operands, but if normalization is necessary and in the absence of normalization and a zero senior extended notebook, the sign of the result is opposite to the sign of the result of the corresponding ordinary addition operation.

Порядок результата операции сложения с выдачей младших на регистр 14 меньше, чем при аналогичной операции обычного сложения. The order of the result of the addition operation with the issuance of minors to register 14 is less than with a similar operation of ordinary addition.

Использование предлагаемого устройства обеспечивает по сравнению с существующим следующие преимущества. Старшие и младшие части удвоенного числа обрабатываются отдельно, что приводит к организации конвейера с частотой в один такт. Сложение чисел удвоенной точности выполняется за шесть команд и требует 18 тактов. Устройство выдает результат один раз в шесть тактов, т. е. в случае бесперебойной подачи операндов производительность предлагаемого устройства в 1,5 раза выше, чем устройства-прототипа, даже при одинаковой длительности такта. (56) 1. Процессор. Техническое описание МВК "Эльбрус-Б", часть 4. Арифметическое устройство И613.055.045. ТОЗ - М. : ИТМ и ВТ АН СССР, 1988, с. 84-124, рис. 5-22. Using the proposed device provides in comparison with the existing following advantages. The senior and minor parts of the doubled number are processed separately, which leads to the organization of the conveyor with a frequency of one clock cycle. Double precision numbers are added in six teams and require 18 clock cycles. The device gives the result once every six cycles, that is, in the case of uninterrupted supply of operands, the performance of the proposed device is 1.5 times higher than the prototype device, even with the same cycle duration. (56) 1. The processor. Technical description of Elbrus-B MVK, part 4. Arithmetic device I613.055.045. TOZ - M.: ITM and VT AN SSSR, 1988, p. 84-124, fig. 5-22.

2. Процессор центральный. Техническое описание МВК "Эльбрус-2". Арифметические исполнительные устройства БМЗ. 050.037. ТОЭ - М. : ИТМ и ВТ АН СССР, 1982, с. 9-80, рис. 2-7. 2. The processor is central. Technical description MVK "Elbrus-2". Arithmetic actuators BMZ. 050.037. TOE - M.: ITM and VT AN SSSR, 1982, p. 9-80, fig. 2-7.

Claims

1. DEVICE FOR ADDITION, containing two input registers, a decoder, an input order adder, an adder, three registers, a result normalizer, a correction order shaper, a control unit, a result normalizer, an output order adder, an output register, two switches, a mantissa shift unit, and the input bus of the first operand of the device is connected to the information input of the first input register, the output of which is connected to the information input of the mantissa shift unit, the output of which is connected to the information input the first register, the output of which is connected to the first information input of the adder, the second information input of which is connected to the output of the second register, the input bus of the second operand of the device is connected to the information input of the second input register, the output of the third register is connected to the first information input of the result normalizer, the first control input of which connected to the output of the control unit of the result normalizer, input buses of the order of the first and second operands are connected respectively to the first and second the information inputs of the input order adder, the output of which is connected to the first control input of the mantissa shift unit and the first information input of the output order adder, the second information input of which is connected to the output of the correction order generator, the output of the order output adder is connected to the first information input of the output register, output which is the result bus of the device, the input sign buses of the first and second operands and the input bus of the device operation code are connected to the input the decoder, whose output is connected to the second control input of the mantissa shift unit, the clock inputs of the input registers, registers and the output register are connected to the device synchronization bus, characterized in that an additional mantissa shift unit, three additional registers, a shifter, a shaper of the access signal are introduced into it result, and the output of the first input register is connected to the first information input of the first switch, the second information input of which and the information input of the additional node and the mantissa shift is connected to the output of the second input register, the output of the first switch is connected to the information input of the first additional register, the output of which is connected to the information input of the shifter, the control input of which, the control input of the first switch and the first control input of the additional mantissa shift unit are connected to the output of the input adder orders, the adder output is connected to the information input of the second additional register, the output of which is connected to the input of the order former of the rectifier, the control unit of the result normalizer, to the first information inputs of the output signal shaper of the result and the second switch, the output of which is connected to the input of the third register, the output of the shifter is connected to the information input of the third additional register, the output of which is connected to the second information inputs of the second switch and the result normalizer, the output of which is connected to the information input of the circulation node, the output of which is connected to the second information input of the output register, The decoder is connected to the second control inputs of the additional mantissa shift unit and the result normalizer, to the control input of the second switch, to the second and third information inputs of the result access signal generator, the output of which is connected to the control input of the signal, the clock inputs of the additional registers are connected to the device synchronization bus.

2. The device according to claim 1, characterized in that the mantissa shear assembly contains a bias with an inverse output and the element 2I is NOT, moreover, the information input of the mantissa shear assembly is connected to the information inputs of the mantissa and element 2I is NOT, the first and second control inputs of the node are connected respectively, with the control inputs of the shifter and element 2I - NOT, the outputs of which are connected to the output of the node.