RU183454U1 - Импульсный экспертный регулятор на базе форт процессора - Google Patents
Импульсный экспертный регулятор на базе форт процессора Download PDFInfo
- Publication number
- RU183454U1 RU183454U1 RU2018127411U RU2018127411U RU183454U1 RU 183454 U1 RU183454 U1 RU 183454U1 RU 2018127411 U RU2018127411 U RU 2018127411U RU 2018127411 U RU2018127411 U RU 2018127411U RU 183454 U1 RU183454 U1 RU 183454U1
- Authority
- RU
- Russia
- Prior art keywords
- fort
- data
- stack
- processor
- sigma
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B13/00—Adaptive control systems, i.e. systems automatically adjusting themselves to have a performance which is optimum according to some preassigned criterion
Landscapes
- Engineering & Computer Science (AREA)
- Health & Medical Sciences (AREA)
- Artificial Intelligence (AREA)
- Computer Vision & Pattern Recognition (AREA)
- Evolutionary Computation (AREA)
- Medical Informatics (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Automation & Control Theory (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
Полезная модель относится к области систем управления. Регулятор включает усредняющие фильтры, выходы которых подключены к коммутатору, который также подключен к сигма-дельта модуляторам, стеку данных и ядру Форт процессора с системой команд J1, которое также подключено к стеку данных, стеку переходов, блоку памяти данных, блоку памяти инструкций и к выходу блока формирования сигнала сброса, вход которого подключен к сигналу окончания преобразования одного из усредняющих фильтров, при этом блок памяти данных также подключен к стеку данных. Технический результат заключается в обеспечении возможности работы с входными и выходными сигналами в форме сигма-дельта модулированных импульсных потоков и снижении требования к объему блочной памяти, необходимому для ее реализации на базе ПЛИС. 3 ил.
Description
Полезная модель относится к области систем управления и может быть использована в различных областях науки и промышленности при создании интеллектуальных систем управления исполнительного уровня.
Из существующего уровня техники известен экспертный регулятор, реализованный на базе процессора [Макаров И.М., Лохин В.М. Интеллектуальные системы автоматического управления. - М: Физматлит, 2001. - 576 с.], реализованный при помощи форт процессора с архитектурой J1 [Bowman J., Garage W. Jl: a small Forth CPU Core for FPGAs /EuroForth 2010 Conference Proceedings, 2010, pp. 43-46].
Недостатками такого устройства являются невозможность работы с входными и выходными сигналами в форме сигма-дельта модулированных импульсных поток и высокие требования к объему блочной памяти, необходимому для реализации на базе программируемой логической интегральной схемы (ПЛИС).
Предлагаемая полезная модель направлена на решение технической задачи по устранению указанных недостатков.
Достигаемый при этом технический результат заключается в обеспечении возможности работы с входными и выходными сигналами в форме сигма-дельта модулированных импульсных потоков и снижении требования к объему блочной памяти, необходимому для реализации на базе ПЛИС.
Технический результат достигается тем, что импульсный экспертный регулятор на базе Форт процессора включает в себя усредняющие фильтры, выходы которых подключены к коммутатору, который также подключен к сигма-дельта модуляторам, стеку данных и ядру Форт процессора с системой команд J1, которое также подключено к стеку данных, стеку переходов, блоку памяти данных, блоку памяти инструкций и к выходу блока формирования сигнала сброса, вход которого подключен к сигналу окончания преобразования одного из усредняющих фильтров, при этом блок памяти данных также подключен к стеку данных.
Указанные признаки полезной модели являются существенными и совокупность этих признаков достаточна для получения требуемого технического результата.
Полезная модель поясняется следующими чертежами.
На фиг. 1 показана блок-схема заявляемой полезной модели. Импульсный экспертный регулятор на базе Форт процессора содержит усредняющие фильтры 2, блок формирования сигнала сброса 2, блок памяти данных 3, блок памяти инструкций 4, коммутатор 5, ядро Форт процессора с системой команд J1 6, стек данных 7, стек переходов 8, сигма-дельта модуляторы 9.
Работает устройство следующим образом. Входные сигналы в форме сигма-дельта модуляции поступают на усредняющие фильтры 1, где с фиксированным периодом преобразуются в импульсно-кодово-модулированный сигнал. В момент окончания каждого периода один из усредняющих фильтров 1 передает на блок формирования сигнала сброса 2 импульс, по которому блок формирования сигнала сброса 2 снимает сигнал сброса на своем выходе ядра Форт процессора с системой команд J1 6. Результаты усреднения входных сигналов с усредняющих фильтров 1 поступают на коммутатор 5, который коммутирует на ядро Форт процессора с системой команд J1 6 сигнал, номер которого определяется значением вершины стека данных 7. В отсутствие сигнала сброса ядро Форт процессора с системой команд J1 6 выполняет выборку управляющих инструкций из блока памяти инструкций 4, их декодирование и исполнения. Набор инструкций ядра Форт процессора с системой команд J1 6 соответствует системе команд Форт процессора J1. В зависимости от типа декодированной инструкции ядро Форт процессора с системой команд J1 6 осуществляет чтение или запись данных в стек данных 7; чтение или запись данных в стек переходов 8; чтение и запись данных в блок памяти данных 3; изменение адреса следующей инструкции, которая будет вычитана из блока памяти инструкций 4; проведение арифметических операций над данными из стека данных 7 с последующей записью результата в стек данных 7; чтение из входа коммутатора 5, определяемого значением вершины стека данных 7; запись значения на вход коммутатора 5, определяемого значением вершины стека данных 7. Инструкция по записи любого значения в блок памяти данных 3 по адресу 0x4000 приводит к тому, что ядро Форт процессора с системой команд J1 6 посылает на блок формирования сигнала сброса 2 импульс, по которому блок формирования сигнала сброса 2 выставляет сигнал сброса на своем выходе ядра Форт процессора с системой команд J1 6, который сбрасывает адрес следующей инструкции, которая будет вычитана из блока памяти инструкций 4 в начальное значение, и приостанавливает выполнение вычитывания инструкций ядром Форт процессора с системой команд J1 6 до того, как сигнал сброса будет снят.Выходы коммутатора 5 преобразуются в форму сигма-дельта модулированных импульсных потоков при помощи цифровых сигма-дельта модуляторов 9 первого порядка, формируя выходы полезной модели. В терминах интеллектуальных систем управления блок памяти данных 3 является базой данных, коммутатор 5 совместно с усредняющими фильтрами / реализует блок анализа текущей сенсорной и командной информации, блок памяти инструкций 4 реализует базу знаний, ядро Форт процессора с системой команд J1 6 является механизмом логического вывода, а их совокупность в рамках полезной модели является экспертным регулятором [Макаров И.М., Лохин В.М. Интеллектуальные системы автоматического управления. - М: Физматлит, 2001. - 576 с.], оперирующим над сигналами в форме сигма-дельта модулированных импульсных потоков.
Работоспособность предлагаемой полезной модели была проверена на макете, который наглядно продемонстрировал получение требуемого технического результата. Предложенное устройство было реализовано при помощи ПЛИС Xilinx XC7A100T-1CSG324C, которая тактировалась генератором с частотой 100 МГц. Формирование импульсных потоков, поступающих на вход полезной модели, осуществлялось при помощи цифровых сигма-дельта модуляторов первого порядка, работающих на частоте 100 МГц. Демодуляция выходных импульсных потоков и результирующего импульсного потока сумматора осуществлялась при помощи усредняющего фильтра с окном 65535 измерений с периодом 10 не. Макет экспертного регулятора имел два входа х и dx и один выход у. Эталонная гиперповерхность экспертного регулятора, заданная набором правил, занесенных в базу знаний, представлена на фиг. 2. В ходе экспериментов была получена гиперповерхность ошибки выхода полезной модели (фиг. 3) по отношению к эталонной гиперповерхности. Как видно, максимальная ошибка формирования выхода составляет менее 4⋅10-5 при максимальной амплитуде эталонной гиперповерхности, равной 1, что говорит о работоспособности импульсного экспертного регулятора на базе Форт процессора. Все входные и выходные сигналы, подаваемые на полезную модель и принимаемые от полезной модели, представлены в форме сигма-дельта модуляции, что говорит об обеспечении импульсным экспертным регулятором на базе Форт процессора возможности работы с входными и выходными сигналами в форме сигма-дельта модулированных импульсных потоков. Объем блочной памяти ПЛИС, требуемый для реализации макета, составил 512 Байт, что в 32 раза меньше требований известной реализации на базе Форт процессора J1 [Bowman J., Garage W. J1: a small Forth CPU Core for FPGAs / EuroForth 2010 Conference Proceedings, 2010, pp. 43-46], что в совокупности с другими результатами, полученными на макете, говорит о достижении заявленного технического результата.
Claims (1)
- Импульсный экспертный регулятор на базе Форт процессора, включающий в себя усредняющие фильтры, выходы которых подключены к коммутатору, который также подключен к сигма-дельта модуляторам, стеку данных и ядру Форт процессора с системой команд J1, которое также подключено к стеку данных, стеку переходов, блоку памяти данных, блоку памяти инструкций и к выходу блока формирования сигнала сброса, вход которого подключен к сигналу окончания преобразования одного из усредняющих фильтров, при этом блок памяти данных также подключен к стеку данных.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2018127411U RU183454U1 (ru) | 2018-07-26 | 2018-07-26 | Импульсный экспертный регулятор на базе форт процессора |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2018127411U RU183454U1 (ru) | 2018-07-26 | 2018-07-26 | Импульсный экспертный регулятор на базе форт процессора |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU183454U1 true RU183454U1 (ru) | 2018-09-24 |
Family
ID=63671287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2018127411U RU183454U1 (ru) | 2018-07-26 | 2018-07-26 | Импульсный экспертный регулятор на базе форт процессора |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU183454U1 (ru) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU162989U1 (ru) * | 2014-11-26 | 2016-07-10 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Московский технологический университет" | Многоступенчатый нечеткий регулятор |
| RU167890U1 (ru) * | 2015-12-16 | 2017-01-11 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Уфимский государственный нефтяной технический университет" | Нечеткий регулятор с двойной базой правил |
| RU2644843C1 (ru) * | 2016-12-02 | 2018-02-14 | Федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский технологический университет "МИСиС" | Автоматический нейросетевой настройщик параметров ПИ-регулятора для управления нагревательными объектами |
-
2018
- 2018-07-26 RU RU2018127411U patent/RU183454U1/ru active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU162989U1 (ru) * | 2014-11-26 | 2016-07-10 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Московский технологический университет" | Многоступенчатый нечеткий регулятор |
| RU167890U1 (ru) * | 2015-12-16 | 2017-01-11 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Уфимский государственный нефтяной технический университет" | Нечеткий регулятор с двойной базой правил |
| RU2644843C1 (ru) * | 2016-12-02 | 2018-02-14 | Федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский технологический университет "МИСиС" | Автоматический нейросетевой настройщик параметров ПИ-регулятора для управления нагревательными объектами |
Non-Patent Citations (1)
| Title |
|---|
| Макаров И.М., Лохин В.М. Интеллектуальные системы автоматического управления. - М: Физматлит, 2001. с.41-44. * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3435196A (en) | Pulse-width function generator | |
| CA2516347A1 (en) | Hdl co-simulation in a high-level modeling system | |
| Ali et al. | LabVIEW FPGA implementation of a PID controller for DC motor speed control | |
| RU183454U1 (ru) | Импульсный экспертный регулятор на базе форт процессора | |
| Du et al. | Study on LD-VHDL conversion for FPGA-based PLC implementation | |
| Chowdary et al. | Design of Efficient 16-bit Vedic Multiplier | |
| RU181022U1 (ru) | Многовходовой цифровой сумматор импульсных потоков | |
| Lipasti et al. | End-to-end stochastic computing | |
| Suedomi et al. | Parameterized digital hardware design of pulse-coupled phase oscillator model toward spike-based computing | |
| CN109753713B (zh) | 基于内部实体状态转移的数字电路功能建模方法及系统 | |
| US3214695A (en) | Timing pulse circuit employing cascaded gated monostables sequenced and controlled by counter | |
| RU182699U1 (ru) | Импульсный блок расчета активационной функции искусственной нейронной сети | |
| RU182315U1 (ru) | Импульсный кусочно-линейный аппроксиматор нелинейных функций | |
| Teixeira et al. | A hardware/software co-simulation approach for power converter firmware design and debugging | |
| Yadav et al. | Analysis of FPGA based recursive filter using optimization techniques for high throughput | |
| CN102750451A (zh) | 一种电机速度计算装置 | |
| Shettar et al. | FPGA design and implementation of digital PWM technique for DC-DC converters | |
| Laurain et al. | Direct identification of continuous-time LPV models | |
| RU185670U1 (ru) | Цифровой умножитель импульсных потоков на константу | |
| CN110212910B (zh) | 一种脉冲寄存电路及其控制方法 | |
| SU458831A1 (ru) | Устройство дл статистического моделировани сложной системы работ | |
| Rizk et al. | A new approach for obtaining all logic gates using Chua's Circuit: Advantages and disadvantages | |
| KR101964897B1 (ko) | 저전력 프로그래밍이 가능한 논리회로로 구현되는 메모리 장치 및 이의 동작 방법 | |
| Miroshnyk et al. | Design of Logical Control Units Based on Finite State Machines' Patterns | |
| Mutauranwa et al. | An efficient median filter in a robot sensor soft ip-core |