RU1827644C - Устройство дл измерени сдвига фаз - Google Patents

Abstract

Использование: измерительна  техника , измерение угла сдвига фаз. Сущность изобретени : устройство содержит 2 усилител -ограничител  (1, 5), 1 управл емый фазовращатель (2), 1 компенсационный фазовращатель (3), 1 фазовый детектор (4), 1 пороговый блок (6), 1 генератор импульсов

Description

Изобретение относитс  к измерительной технике, конкретно к фазоизмеритель- ным устройствам и предназначено дл  использовани  в устройствах автоматики дл  измерени  угла сдвига фаз.

Цель изобретени  - расширение функциональных возможностей за счет цифровой компенсации амплитудно-фазовых погрешностей при измерении сдвига фаз.

На фиг. 1 представлена блок-схема устройства .

Устройство дл  измерени  сдвига фаз содержит последовательно соединенные усилитель-ограничитель 1, управл емый фазовращатель 2, компенсирующий фазовращатель 3, фазовый детектор 4. Второй вход фазового детектора 4 соединен с выходом усилител -ограничител  5, а выход фазового детектора 4 соединен с первым входом порогового блока 6, второй вход которого соединен с генератором импульсов 7. Выходы порогового блока соединены с соответствующими входами реверсивного счетчика 8, выходы которого соединены со входами управл емого фазовращател  2 и первыми входами блока суммировани  9, последовательно соединенные логарифмический усилитель 10 и амплитудный детектор 11, вход которого соединен со входом усилител  ограничител  5, второй вход блока суммировани  9 соединен через первый АЦП 12 с выходом фазового детектора 4, а третий вход блока суммировани  9 св зан с выходом блока пам ти 13, который первой группой входов через первый преобразователь код-код 14 присоединен к выходу АЦП 12 и второй группой входов через второй преобразователь код-код 15 соединен с выходом второго АЦП 16, вход которого соединен с амплитудным детектором. Выход блока суммировани   вл етс  выходом всего устройства .

Усилители ограничители 1.5 и фазовый детектор 4 реализуютс , например, на микросхемах К174УРЗ.

Управл емый фазовращатель 2 реализуетс  в виде дискретной управл емой линии задержки.

w

Ё

00

ю

ч1

0

N

Ьь

Компенсирующий фазовращатель 3 может быть реализован в виде линии задержки с посто нными параметрами.

Пороговый элемент 6 может реализоватьс  по следующей схеме (см. фиг.2). Источник посто нного напр жени  17 двум  выходами соединен с соответствующими резистивными делител ми напр жени  18, выход каждого из которых соединен с одним из выходов соответствующего компаратора 19 (например, типа К521САЗ), другие входы которых соединены между собой и  вл ютс  первым входом порогового блока 6. Выход каждого из компараторов соединен с соответствующим входом элемента И 20 и с соответствующим входом элемента ИЛИ-НЕ 21, выход каждого из которых соединен с одним из выходов соответствующего элемента И 22. Другие входы элементов И 22 объединены и  вл ютс  вторым входом порогового блока 6, а выходы элементов 22  вл ютс  выходами всего порогового блока 6. Логические элементы могут быть реализованы , например, на микросхемах 555 серии.

В качестве генератора импульсов 7, работающего в автоматическом режиме может быть использована микросхема, например, КР1006ВИ1.

Реверсивный счетчик 8 может быть реа- лизован, например, на микросхеме К155ИЕ7.

Блок суммировани  может реализовыватьс  по следующей схеме (см. фиг.З), ПЗУ 23, хран щее коды фазы, соответствующие номерам интервалов и выполненное, например , на микросхемах 556 серии. Выходы ПЗУ 23 присоедин ютс  к входам первого слагаемого первого сумматора 24, на вторые входы которого подаетс  сигнал с первого АЦП 12. Выходы первого сумматора 24 присоедин ютс  к входам первого слагаемого второго сумматора 25, на вторые входы которого подаютс  входы с блока пам ти 13, а выход этого сумматора  вл етс  выходом блока суммировани . Сумматоры 24 и 25 могут быть реализованы, на микросхемах 155ИМ1.

Аналого-цифровые преобразователи 16 и 19 могут быть выполнены на микросхеме К572ПВ1.

Преобразователи код-код 17 и 20 могут реализовыватьс  на микросхемах ПЗУ, например , серии 556.

Блок пам ти 18 может быть представлен посто нным запоминающим устройством с произвольным доступом, при этом адресные входы подраздел ютс  на две группы: дл  кода фазы и дл  кода амплитуды . Такое подразделение нужно дл  хранени  двумерного массива кодов поправок. Объем блока пам ти 18 определ етс  требуемой точностью, а также особенност ми реализации фазового и амплитудного

детекторов. Особенности реализации могут быть отражены в виде функцииZ F(X, Y), где Z - истинное значение разности фаз, X - измеренное значение разности фаз, Y - измеренное значение амплитуды входного

0 сигнала или в виде функции , котора  удобней первой поскольку нагл дно отражает погрешности в измерении фазы, а также имеет меньший диапазон изменени , что потребует и меньшей разр дности при ее

5 хранении в пам ти. В общем случае функци  Z1 достаточно сложна и может быть полностью с выбранной разр дностью представлени  записана в блок пам ти 18 и использована дл  коррекции измерений фа0 зы. При этом объем пам ти определитс  разр дностью представлени  сигналов X и Y, что при их 8-разр дном представлении составит 64-Кслов. Техническа  реализаци  блока пам ти может быть произведена на

5 основе использовани  рекомендаций.

Устройство дл  измерени  сдвига фаз работает следующим образом.

Опорный и измер емый сигнал поступают на соответствующие входы, с помощью

0 усилителей-ограничителей 1 и 5 усиливаютс , ограничиваютс  по амплитуде и поступают на соответствующие входы фазового детектора 4. Опорный сигнал после усилител -ограничител  1 проходит управл емый

5 фазовращатель 2, где получает заданный сдвиг фаз, и компенсирующий фазовращатель 3, где осуществл етс  сдвиг фазы опорного сигнала на 90 плюс угол, компенсирующий разность статических набегов

0 фаз измерительного и опорного каналов. Фазовый детектор 4 сравнивает фазы опорного и измер емого сигналов и на его выходе по вл етс  сигнал, амплитуда которого соответствует сдвигу фаз опорного и изме5 р емого сигналов. Выходной сигнал фазового детектора 4 поступает на вход порогового блока 6, т.е. на соответствующие входы компараторов 19. Пороги срабатывани  компараторов 19 установлены источни0 ком посто нного напр жени  17 и резистивными делител ми напр жени  18 и равны: один - U1, а другой - LJ2. Тогда выходной сигнал с фазового детектора 4 в зависимости от своей амплитуды попадает

5 либо между порогами, либо за пределы верхнего или нижнего порогов. Пороговый блок 8 в случае нахождени  сигнала с фазового детектора 4 между порогами не вырабатывает сигналов на реверсивный счетчик 8, в случае превышени  верхнего порога он вырабатывает импульс на вход сложени  реверсивного счетчика 8, а в случае значени  меньшего нижнего порога - импульс на вход вычитани  реверсивного счетчика 8. Таким образом, пороговый блок 6 управл ет поступлением импульсов от генератора 7 на входы реверсивного счетчика 8 в зависимости от амплитуды сигнала с фазового детектора 4, что приводит к изменению кода реверсивного счетчика 8 в соответствии с изменением сдвига фаз.

Элементы 20 и 21  вл ютс  по существу дешифраторами и выдел ют соответственно один выход сигнала с фазового детектора 4 за верхний порог, а другой за нижний порог, при этом элементы 22 пропускают импульс генератора 7 либо на суммирующий , либо на вычитающий вход реверсивного счетчика 8. В случае, когда входной сигнал между порогами прохождение им- пульса блокируетс . По коду реверсивного счетчика 8 устанавливаетс  управл емый фазовращатель 2, что обеспечивает режим дискретного слежени  за фазой. Управл емый фазовращатель 2 и счетчик 8 обеспечи- вают измерение сдвига фаз в пределах больших периода характеристики фазового детектора, при этом в случае использовани  дл  измерений не полного периода, а только его части, что обеспечиваетс  установкой уровней порогового блока 6, можно получить итоговую характеристику с заданными требовани ми по линейности.

Код с реверсивного счетчика 8 подаетс  также на ПЗУ 23 блока суммировани  9, из которого выбираетс  код,соответствующий величине фазового сдвига, суммирующийс  с сигналом с фазового детектора 4. С помощью ПЗУ блока суммировани  9 учитываетс  угол сдвига фаз, вносимый управл - емым фазовращателем 2, что достигаетс  кодированием фазовых сдвигов в ПЗУ по значени м управл емого фазовращател  2. Количество кодов заносимое в ПЗУ определ етс  числом положений управл емого фа- зовращател  2. Код с выхода первого сумматора 24 блока суммировани  9 подаетс  на один из входов второго сумматора 25 блока суммировани  9, на второй вход которого подаетс  код с блока пам ти 13. Блок пам ти 13 содержит коды поправок к значени м фазы в зависимости и от значени  фазы, и от амплитуды сигнала, т.е. блок пам ти 13 содержит двумерный массив поправок ,  вл ющихс  функцией амплитуды и фазы. Блок пам ти 13 имеет две группы входов - с преобразователей код-код 14 и 15, на которые поступают коды амплитуды и фазы сигнала, значени  которых определ ют выборку поправки из блока пам ти 13. Преобразователи код-код 14 и 15 производ т линейное и нелинейное преобразование кодов в случае если массив поправок, хран щихс  в блоке пам ти подвергаетс  сжатию соответственно линейному или нелинейному .

Таким образом, блок суммировани  9 формирует выходную характеристику всего устройства по результатам измерений фазы и амплитуды сигнала.

Выход блока суммировани  9  вл етс  и выходом всего устройства.

Claims (1)

1. Формула изобретени 

   Устройство дл  измерени  сдвига фаз, содержащее последовательно соединенные первый усилитель-ограничитель, управл емые фазовращатель, компенсирующий фазовращатель и фазовый детектор, а также второй усилитель-ограничитель, выходом соединенный с вторым входом фазового детектора, выход фазового детектора соединен с первым входом порогового блока, второй вход которого соединен с генератором импульсов, выходы порогового блока соединены с соответствующими входами реверсивного счетчика, информационные выходы которого соединены с управл ющими входами управл емого фазовращател  и первыми входами блока суммировани , вход второго усилител -ограничител  соединен с входом логарифмического усилител , последовательно соединенного с амплитудным детектором, отличающее- с   тем, что, с целью расширени  функцио- нальных возможностей, введены две группы, содержащие кажда  АЦП и преобразователь код - код, соединенные соответственно перва  с выходом фазового детектора, втора  с выходом амплитудного детектора, а выходы преобразователей код - код соответственно присоединены к первой и второй группам входов блока пам ти , выход которого св зан с третьим входом блока суммировани , при этом второй вход блока суммировани  соединен через первый АЦП с фазовым детектором, а выход блока суммировани   вл етс  выходом устройства .

   I

   t/вл

   фиаЛ

   Фиг. 2

   ft«.3