RU1817249C - Digital frequency demodulator - Google Patents
Digital frequency demodulatorInfo
- Publication number
- RU1817249C RU1817249C SU4950200A RU1817249C RU 1817249 C RU1817249 C RU 1817249C SU 4950200 A SU4950200 A SU 4950200A RU 1817249 C RU1817249 C RU 1817249C
- Authority
- RU
- Russia
- Prior art keywords
- output
- input
- block
- trigger
- subtractor
- Prior art date
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Сущность изобретени : цифровой частотный демодул тор содержит 1 усилитель- ограничитель (1), 1 блок выделений нуль переходов (2), 1 формирователь тактовых импульсов (3), 1 формирователь цифрового сигнала (4), 1 блок пам ти (5), 1 арифметический блок (6), 1 выходной триггер (7), 1 распределитель импульсов (8), 1 блок фазовой автоподстройки частоты (9), 2 триггера (10, 11), 1 сумматор по модулю два (12), одновиб- ратор (13), 1 реверсивный счетчик (14), 1 дешифратор (15), 3 элемента И (16,17,19), 1 параллельный регистр (18), 1 вычитатель(20)/ 1 Коммутатор (21), 1 инвертор (22). 1-2 4-5 21-6-7-9-18-20-16-14-15-17-14-6 ,3-2,3-4- 21, 3-8-5, 8-21, 8-6, 8-7, 6-18, 9-10-11-12-19-13-17,13-16,22-17,15-16, 9-11,9-19, 10-12.2 ил.The inventive digital frequency demodulator contains 1 amplifier-limiter (1), 1 block of allocations, zero transitions (2), 1 driver of clock pulses (3), 1 driver of digital signal (4), 1 memory unit (5), 1 arithmetic unit (6), 1 output trigger (7), 1 pulse distributor (8), 1 phase-locked loop (9), 2 triggers (10, 11), 1 adder modulo two (12), one-shot ( 13), 1 reversible counter (14), 1 decoder (15), 3 I elements (16,17,19), 1 parallel register (18), 1 subtractor (20) / 1 Switch (21), 1 inverter (22 ) 1-2 4-5 21-6-7-9-18-20-16-14-15-17-14-6, 3-2.3-4-21, 3-8-5, 8-21, 8-6, 8-7, 6-18, 9-10-11-12-19-13-17,13-16,22-17,15-16, 9-11,9-19, 10-12.2 silt .
Description
Изобретение относитс к электросв зи, преимущественно к передаче данных по каналам св зи с помощью частотной модул ции .The invention relates to telecommunications, mainly to the transmission of data over communication channels using frequency modulation.
Цель изобретени -повышение помехоустойчивости .The purpose of the invention is to increase noise immunity.
На фиг. 1 изображена структурна электрическа схема предложенного демодул тора ,- на фиг. 2 - схема формировател цифрового сигнала.In FIG. 1 shows a structural electric circuit of the proposed demodulator; FIG. 2 is a diagram of a digital signal driver.
Цифровой частотный демодул тор содержит усилитель-ограничитель 1, блок 2 выделени нуль-переходов, формирователь 3 тактовых импульсов, формирователь 4 цифрового сигнала, блок 5 пам ти, арифметический блок 6, выходной триггер 7, распределитель 8 импульсов, блок 9 фазовой автоподстройки частоты, первый, второй триггеры 10,11, сумматор 12 по модулю два, одновибратор 13, реверсивный счетчик 14, дешифратор 15, третий, второй элементы И 16, 17, параллельный регистр 18, первый элемент И 19, вычитатель20, коммутатор 21, инвертор 22.The digital frequency demodulator comprises a limiter amplifier 1, a null-transition allocation unit 2, a clock driver 3, a digital signal generator 4, a memory unit 5, an arithmetic unit 6, an output trigger 7, a pulse distributor 8, a phase locked loop 9 the first, second triggers 10.11, the adder 12 modulo two, a single vibrator 13, a reversible counter 14, a decoder 15, a third, a second element And 16, 17, a parallel register 18, a first element And 19, a subtractor 20, a switch 21, an inverter 22.
Арифметический блок б содержит блок 23 буферной пам ти, сумматор 24 и вычита- тель25.The arithmetic block b comprises a buffer memory block 23, an adder 24, and a subtractor 25.
Формирователь цифрового сигнала содержит измерительный счетчик 26 и блок 27 буферной пам ти.The digital signal generator comprises a measuring counter 26 and a buffer memory unit 27.
Цифровой частотный демодул тор работает следующим образом.Digital frequency demodulator operates as follows.
Сразу после включени питани обнул ютс блок 5, параллельный регистр 18, блок 23, а реверсивный счетчик 14 записывает по параллельным входам значение начального порога Nnop. Перечисленные операции производ тс по установочным входам R и С.Immediately after power-up, block 5, parallel register 18, block 23 are reset, and the reverse counter 14 records the value of the initial threshold Nnop at the parallel inputs. The above operations are performed on the installation inputs R and C.
После приведени устройства в исходное состо ние начинаетс прием частотно- модулированных сигналов. Процесс приема можно разбить на три одновременно протекающих процесса.After resetting the device, the reception of frequency modulated signals begins. The reception process can be divided into three simultaneously occurring processes.
Первый из них - прием сигнала с входа канала св зи и преобразование его в форму, удобную дл дальнейшей обработки. Эту операцию производ т усилитель-ограничиеThe first of these is receiving a signal from the input of the communication channel and converting it into a form convenient for further processing. This operation is performed by amplifier limitation.
00 00
го |ь юth
тель 1. блок 2, формирователь 4 и формирователь 3.body 1. block 2, shaper 4 and shaper 3.
Второй процесс-процесс демодул ции принимаемого сигнала. Эту операцию осуществл ют блок 5, коммутатор 21, арифметический блок 6, выходной триггер 7, формирователь 3 и распределитель 8.The second process is the process of demodulating the received signal. This operation is carried out by block 5, switch 21, arithmetic block 6, output trigger 7, former 3 and distributor 8.
Наконец, третий процесс-процесс подстройки порогового значени МПор под измен ющиес параметры канала св зи. Эту операцию осуществл ют блок 9, триггеры 10,11, блок 12, одновибратор 13, инвертор 22, элементы И16,17,19, реверсивный счетчик 14, дешифратор 15, параллельный регистр 18 и вычитатель 20.Finally, the third process is the process of adjusting the threshold value of the MPor to the changing parameters of the communication channel. This operation is carried out by block 9, triggers 10,11, block 12, one-shot 13, inverter 22, elements I16,17,19, a counter 14, a decoder 15, a parallel register 18 and a subtractor 20.
Указанные процессы происход т следующим образом. На вход усилител -ограничител 1 поступает случайный ЧМ-сигнал. Как известно, вс передаваема информаци в ЧМ-сигнале заключена в нуль-переходах , поэтому основным элементом подобных систем вл етс усиление-ограничение . Усиленный и ограниченный ЧМ- сигнал далее поступает в блок 2. Этот блок формирует короткий строб-импульс при каждом пересечении входного сигнала нулевого значени . Короткие строб-импульсы с выхода блока 2 далее поступают на формирователь 4 цифрового сигнала. Задача формировател 4 цифрового сигнала - преобразователь длительность полупериодов ЧМ-сигнала в соответствующие двоичные числа. С помощью такого преобразовани осуществл етс однозначное соответствие значени сигнала приема значению этих двоичных чисел. Итак, при приходе очередного 1-го строб-импульса с выхода блока 2 измерительный счетчик 26 обнул етс , з его содержимое одновременно записываетс в блок 27. Следовательно, с приходом 1-го строб-импульса в блоке 27 будет хранитьс кодова двоична комбинаци , однозначно ; соответствующа длине полупериода между ( и 1-м строб-импульсами. С приходом (1+1)-го строб-импульса в блоке 27 будет хранитьс длительность полупериода между -м и (1-Н)-м строб-импульсами и т.д. Дл выполнени такой операции на тактовый вход измерительного счетчика 26 поступают тактовые импульсы с выхода формировател 3, а вход сброса R счетчика и тактовый вход С блока 27 объединены, и на них поступают короткие строб-импульсы.These processes occur as follows. The input of the amplifier-limiter 1 receives a random FM signal. As is known, all transmitted information in the FM signal is enclosed in zero-junctions; therefore, gain-limitation is the main element of such systems. The amplified and limited FM signal then goes to block 2. This block generates a short strobe pulse at each intersection of the zero input signal. Short strobe pulses from the output of block 2 then go to the shaper 4 of the digital signal. The task of the digital signal generator 4 is to convert the duration of the half-periods of the FM signal to the corresponding binary numbers. By such a conversion, the value of the reception signal is uniquely matched to the value of these binary numbers. So, when the next 1st strobe pulse arrives from the output of block 2, the measuring counter 26 is reset, and its contents are simultaneously written to block 27. Therefore, with the arrival of the 1st strobe pulse in block 27, a binary code combination will be stored, definitely ; corresponding to the half-cycle length between (and the 1st strobe pulses. With the arrival of the (1 + 1) -th strobe pulse, block 27 will store the duration of the half-cycle between the 1st and (1-H) st strobe pulses, etc. To perform such an operation, clock pulses from the output of shaper 3 are received at the clock input of the measuring counter 26, and the counter reset input R and clock input C of block 27 are combined, and short strobe pulses are fed to them.
Второй процесс-демодул ци принимаемого сигнала. Пусть в первый момент времени с выхода формировател 4 поступает двоична комбинаци , обозначенна чоез N1. Сигнал N1 одновременно поступает на вход блока 5 и второй вход коммутатора 21. Блок 5 представл ет собойThe second process is the demodulation of the received signal. Suppose that at the first moment of time, a binary combination, indicated by the path N1, comes from the output of the driver 4. The signal N1 simultaneously arrives at the input of block 5 and the second input of the switch 21. Block 5 is
регистровое запоминающее устройство. Так, при поступлении тактового импульса to с выхода распределител 9 на тактовый вход блока 5 все содержимое данного блока сдвигаетс на один шаг в сторону выходных шин. Эта операци повтор етс каждый раз, когда приходит тактовый импульс на блок 5. Отсчеты чисел NI записываютс в блок 5 таким образом, чтобы в нем всегда хранилось М текущих значений частоты (числа NI).register storage device. Thus, when a clock pulse to arrives from the output of the distributor 9 to the clock input of block 5, the entire contents of this block are shifted by one step toward the output buses. This operation is repeated every time a clock pulse arrives at block 5. Counts of NI numbers are recorded in block 5 so that it always stores M current frequency values (NI numbers).
Значение to и М выбираютс из соотношени The value of to and M are selected from the ratio
to-B A ,(1)to-B A, (1)
- -
..1..1
М-to-g (2)M-to-g (2)
где В - скорость передачи, бит/с;where B is the transmission rate, bit / s;
А - допустима величина краевых искажений .A - allowable value of edge distortion.
Из соотношени (2) следует, что в блоке 5 хран тс текущие отсчеты значений частоты , вз тые на временном интервале, равном длительности единичного элемента.From relation (2) it follows that in block 5, current samples of frequency values are taken, taken over a time interval equal to the duration of a single element.
Как указывалось выше, в первый момент времени блок 5 обнулен, на выходе формировател 4 по вилась двоична цифрова комбинаци N1, характеризующа принимаемый сигнал. Тогда на выходе блока 5 по витс сигнал N1 спуст М тактовыхAs indicated above, at the first moment of time, block 5 was reset, at the output of driver 4 a binary digital combination N1, characterizing the received signal, appeared. Then, at the output of block 5, the signal N1 after M clock
1 интервалов частоты .1 frequency intervals.
toto
. Коммутатор 21 по команде с выхода распределител 8 поочередно опрашивает состо ние входа и выхода блока 5. В первый. The switch 21 on command from the output of the distributor 8 alternately polls the status of the input and output of block 5. In the first
момент времени коммутатор 21 подключает вход блока 5; как указывалось выше, на нем была двоична комбинаци N1. Данна двоична комбинаци N1, пройд коммутатор 21, поступает на вход сумматора 24. Сумматор 24 совместно с блоком 23 представл ет накапливающий сумматор. Так как первоначально и блок 23 был обнулен, то на выходе сумматора 24 имеют сигнал видаa moment in time, the switch 21 connects the input of block 5; as indicated above, it was a binary combination of N1. This binary combination N1, passing through the switch 21, is fed to the input of the adder 24. The adder 24 together with the block 23 represents the accumulating adder. Since initially block 23 was also reset, then at the output of adder 24 they have a signal of the form
Nti- Ni + O-Ni..Nti- Ni + O-Ni ..
Сигнал N1 записываетс в блок 23. В следующий момент времени коммутатор 21 осуществл ет опрос выхода блока 5. В данный момент времени на выходе блокаThe signal N1 is recorded in block 23. At the next time, the switch 21 polls the output of block 5. At this time, the output of the block
5 будет нуль. Этот сигнал поступает также на вход сумматора 24. Как указывалось выше , после первой половины цикла расчета в блоке 23 хранитс сигнал N1, который поступает на второй вход сумматора 24. Следовательно , на выходе сумматора 24 сигнал N1 останетс без изменени и вновь перепишетс в блок 23. После второго тактового периода to, подаваемого на блок 5, в блоке 23 будет хранитьс сигнал, равный N1 + N2.5 will be zero. This signal also goes to the input of adder 24. As mentioned above, after the first half of the calculation cycle, block N1 is stored in block 23, which is fed to the second input of adder 24. Therefore, at the output of adder 24, signal N1 remains unchanged and is rewritten to block 23 . After the second clock period to supplied to block 5, a signal equal to N1 + N2 will be stored in block 23.
Аналогичные операции осуществл ютс М раз до заполнени блока 5.Similar operations are carried out M times before filling block 5.
Таким образом, в блоке 23 будет хранитьс сигнал, равный (на j-м тактовом интервале )Thus, in block 23, a signal equal to (in the j-th clock interval) will be stored
мm
N5j X(NJ)l.(3)N5j X (NJ) l. (3)
I - II - I
Дл расчета М4 на очередном (J + 1)-м тактовом интервале необходимо ввести новое значение NJ+I и вычесть предыдущее значение Nj-м. Эту операцию осуществл ет коммутатор 21 совместно с блоком 5.To calculate M4 at the next (J + 1) -th clock interval, you need to enter a new value NJ + I and subtract the previous value Nj-m. This operation is performed by the switch 21 in conjunction with block 5.
Итак, на очередном 0+1)-м тактовом интервале to (в первой его половине) на выходе формировател 4 будет двоична комбинаци , равна Nj+1, Этот сигнал поступает на вход сумматора 24. На выходе сумматора 24 будет сигнал, равныйSo, at the next 0 + 1) -th clock interval to (in its first half), the output of the shaper 4 will have a binary combination equal to Nj + 1, This signal is fed to the input of the adder 24. At the output of the adder 24 there will be a signal equal to
NarVfl-Nfl + Nj+1.(4)NarVfl-Nfl + Nj + 1. (4)
После этого сигнал N/Q+I) записываетс в блок 23 по сигналу с выхода распределител 8. В.следующей половине тактового сигнала to коммутатор 21 подключает выход блока 5 к входу сумматора 24. Используетс инверсный выход блока 5. Следовательно, на выходе блока 5 будет сигнал, равный (-Nj-м).After that, the signal N / Q + I) is recorded in block 23 by the signal from the output of the distributor 8. B. In the next half of the clock signal to, the switch 21 connects the output of block 5 to the input of the adder 24. The inverse output of block 5 is used. Consequently, the output of block 5 there will be a signal equal to (-Nj-m).
На выходе сумматора 24 имеют сигнал, равный ,The output of the adder 24 have a signal equal to,
%i+i) N a+iJ-Nj-M.(5)% i + i) N a + iJ-Nj-M. (5)
Следовательно, расчет очередного ) значени сигнала осуществл етс в два этапа. На первом этапе вводитс новое значение сигнала Nj-и. На втором этапе вычитаетс старое значение сигнала NJ-М. Результат суммировани в обоих случа х записываетс в блок 23.Therefore, the calculation of the next) signal value is carried out in two steps. In the first step, a new signal value Nj-i is introduced. In a second step, the old NJ-M signal is subtracted. The summation result in both cases is written to block 23.
Сигнал NЈ -t далее поступает в вычита- тель 25, где прЪизводитс вычитание порогового значени Nnop, подаваемого с выхода реверсивного счетчика 14. Как указывалось выше, первоначально при включении в реверсивный счетчик 14 записываетс пороговое значение Nnop. определ емое соотношениемThe signal NЈ -t is then fed to a subtractor 25, where the threshold value Nnop supplied from the output of the reverse counter 14 is subtracted. As indicated above, when the threshold value Nnop is initially included in the reverse counter 14. defined by the relation
N(iep-.M.,(6)N (iep-.M., (6)
Здесь Nft, Nf2 - двоичные числа на выходе формировател 4 при приеме соответственно первой характеристической частоты fi и второй характеристической частоты f2.Here Nft, Nf2 are binary numbers at the output of driver 4 when receiving, respectively, the first characteristic frequency fi and the second characteristic frequency f2.
Знаковый разр д с выхода вы читател 25 записываетс в выходной триггер 7. Итак, если значение больше значени Nnop, то на выходе вычитател 25 - логическа единица. В противном случае на выходе вычитател 25 - логический нуль.The sign bit from the output of the reader 25 is written to the output trigger 7. So, if the value is greater than the value of Nnop, then the output of the subtractor 25 is a logical unit. Otherwise, the output of the subtractor 25 is a logical zero.
На этом процесс демодул ции заканчиваетс .This completes the demodulation process.
Подстройка значени Nnop под измен ющиес параметры канала св зи необходи- 5 ма, например, при работе по. радиоканалу. При этом сигнал с выхода выходного триггера 7 поступает к получателю сообщений и одновременно в блок 9.The adjustment of the Nnop value to the changing parameters of the communication channel is necessary 5, for example, when operating on. radio channel. In this case, the signal from the output of the output trigger 7 goes to the message recipient and simultaneously to block 9.
На выходе блока 9 формируютс две синх10 ропоследовательности. Частота и фаза первой из них соответствует усредненному фазовому положению середины посылок принимаемого сигнала. Сигнал блока 9 с этого выхода одновременно тактирует триггеры 10,11.At the output of block 9, two sync10 sequences are generated. The frequency and phase of the first of them corresponds to the average phase position of the middle of the packets of the received signal. The signal of block 9 from this output simultaneously clocks triggers 10.11.
15 Втора синхропоследовательность формируетс на втором выходе блока 9. Данный сигнал соответствует усредненному значению начала принимаемых посылок и тактирует параллельный регистр 18.15 A second synchronization sequence is generated at the second output of block 9. This signal corresponds to the average value of the start of received packets and clocks parallel register 18.
0 Так как на первом выходе блока 9 синхросигнал соответствует середине принимаемых посылок, то в триггерах 10, 11 записываютс демодулировэнные сигналы. При этом, если в триггере 10 хранитс демо5 дулированна посылка на 1-м тактовом интервале , то в триггере 11 хранитс (1-1)- демодулированна посылка. Значение 1-й и (И)-й посылок складываютс по модулю два в сумматоре 12. Если эти посылки одного0 Since the clock signal at the first output of block 9 corresponds to the middle of the received packets, demodulated signals are recorded in triggers 10, 11. At the same time, if a demo5 dummy package is stored in trigger 10 on the 1st clock interval, then a (1-1) demodulated package is stored in trigger 11. The value of the 1st and (I) -th packages are added modulo two in the adder 12. If these packages are one
0 знака (либо 00, либо 11), то на выходе сумматора 12 по вл етс сигнал логического нул . Если же посылки на l-м и (М)-м интервалах разного знака, то на выходе сумматора 12-логическа единица.0 sign (either 00 or 11), a logic zero signal appears at the output of adder 12. If the parcels at the lth and (M) -th intervals of different signs, then the output of the adder is a 12-logical unit.
5 Выходной сигнал сумматора 12 сканируетс синхропоследовательностью с пер- вого выхода блока 9. Так, если в середине демодулированных посылок на выходе сумматора 12 по вл етс логическа единица,5 The output signal of adder 12 is scanned by the synchronization sequence from the first output of block 9. So, if a logical unit appears in the middle of demodulated packets at the output of adder 12,
0 то происходит совпадение сигналов в элементе И 19 и на его выходе формируетс логическа единица. От переднего фронта этого сигнала срабатывает одновибратор 13, формиру на своем выходе строб-им5 пульс длительностью г0 . Сигнал с выхода одновибратора 13 одновременно поступает на элементы И 16, 17. Данные элементы И либо оба закрыты, либо открыт один из них. Режимом работы этих элементов управл ют0 then there is a coincidence of the signals in the element And 19 and at its output a logical unit is formed. A single vibrator 13 is triggered from the leading edge of this signal, forming a pulse of duration r0 at its output strobe-im5. The signal from the output of the one-shot 13 simultaneously arrives at the elements And 16, 17. These elements And either are either closed, or one of them is open. The operation mode of these elements is controlled
0 инвертор 22 и дешифратор 15.0 inverter 22 and decoder 15.
Элементами 16,17управл етдешифра- тор 15. Как указано выше, при первоначальной установке в реверсивный счетчик 14 было записано значение Nnop, предвари5 тельно рассчитанное по формуле (6). Вычи- татель 20 на своем выходе формирует либо значение логического нул , либо значение логической единицы. Пусть на выходе вычитател 20 -логическа единица. Тогда сигнал с выхода вычитател 20 подготавливает к работе элементы И 16. Инвертор 22 инвертирует выходной сигнал вычитател 20. Выходной сигнал инвертора 22, равный логическому нулю, закрывает элемент И 17. Реверсивный счетчик 14 находитс в середине своего состо ни , так как в него записано Nnop. Следовательно, на. первом и втором выходах дешифратор 15 - логическа единица. На первом выходе дешифратора 15 по витс сигнал логического нул тогда, когда реверсивный счетчик 14 достигнет минимального значени . На втором выходе дешифратора 15 будет логический нуль тогда, когда реверсивный счетчик 14 достигнет своего максимального значени .Elements 16.17 are controlled by a decoder 15. As indicated above, upon initial installation, the value Nnop, previously calculated by formula (6), was recorded in the counter 14. Subtractor 20 at its output generates either a logical zero value or a logical unit value. Let the output of the subtractor be a 20 logical unit. Then the signal from the output of the subtractor 20 prepares the And 16 elements for operation. The inverter 22 inverts the output of the subtracter 20. The output of the inverter 22, which is logic zero, closes the And 17 element. The reversible counter 14 is in the middle of its state, since it is written in it Nnop. Therefore, on. the first and second outputs, the decoder 15 is a logical unit. At the first output of the decoder 15, a logic zero signal will occur when the reverse counter 14 reaches the minimum value. The second output of the decoder 15 will be a logical zero when the counter 14 has reached its maximum value.
В случае несовпадени на (М)-м и 1-м тактовых интервалах демодулированных посылок на выходе одновибратора 13 формируетс импульс длительностью TQ . Этот импульс проходит через элемент И 16 и поступает на (+) вход реверсивного счетчика 14. Последний увеличивает свое состо ние на единицу. Тем самым пороговое значение, хран щеес в реверсивном счетчике 14, будет равно (Nnop+1). Если же на выходе вычитател 20 формируетс логический нуль, то импульс с выхода одновибратора 13 проходит через элемент И 17 и поступает на вход (-) реверсивного счетчика 14. Следовательно, в последнем формируетс значение (Nnop-1). Подстройка порогового значени Nnop; производитс только тогда, когда демодули- руютс посылки разного знака. Как указывалось выше, с началом каждой демодулйрованной посылки на втором выходе блока 9 формируетс сигнал, который вл етс тактовым дл параллельного регистра 18. Следовательно, в параллельный регистр J8 с началом каждой демодулйрованной посылки записываетс информаци с выхода блока 23 арифметического блока 6. Поэтому в параллельный регистр 18 с началом каждой посылки записываетс значение МЈНач(М). Пусть на (М)-м тактовом интервале демодулирована посылка, соответствующа приему нулевого символа. Информаци о ней хранитс в триггере 10. Информаци о демодулйрованной (-2)-й посылке хранитс в триггере 11. Пусть на (-2)-м тактовом интервале также демодулирована посылка нулевого символа . Тогда на (1-1)-м тактовом интервале од- новибратор 13 не работает и подстройка значени порога Nnop не производитс . Пусть на 1-ом тактовом интервале принимаетс посылка, соответствующа единичному принимаемому символу. Тогда с началом 1-го тактового интервала в параллельный регистр 18 записываетс значение . i, которое в этот момент близко к пороговому значению. Это объ сн етс тем, что на (1-1)- м и 1-м тактовых интервалах принимаютс In the case of mismatch at the (M) -th and 1st clock intervals of the demodulated packages, a pulse of duration TQ is generated at the output of the single-shot 13. This pulse passes through the element And 16 and enters the (+) input of the reverse counter 14. The latter increases its state by one. Thus, the threshold value stored in the reverse counter 14 will be equal to (Nnop + 1). If a logic zero is generated at the output of the subtractor 20, then the pulse from the output of the one-shot 13 passes through the element And 17 and enters the input (-) of the reverse counter 14. Therefore, the value (Nnop-1) is generated in the latter. Nnop threshold adjustment; only produced when packages of different signs are demodulated. As indicated above, with the beginning of each demodulated transmission, a signal is generated at the second output of block 9, which is clocked for parallel register 18. Therefore, information from the output of block 23 of arithmetic block 6 is recorded in parallel register J8 with the beginning of each demodulated transmission. Therefore, in parallel register 18, at the beginning of each parcel, the value MЈStart (M) is recorded. Let the package corresponding to the reception of the zero symbol be demodulated on the (M) -th clock interval. Information about it is stored in trigger 10. Information about the demodulated (-2) th packet is stored in trigger 11. Let the sending of a zero symbol be also demodulated at the (-2) th clock interval. Then, in the (1-1) th clock interval, the one-shot 13 does not work and the threshold value Nnop is not adjusted. Let a burst corresponding to a single received symbol be received at the 1st clock interval. Then, with the start of the 1st clock interval, a value is written to parallel register 18. i, which at this moment is close to the threshold value. This is explained by the fact that at (1-1) - m and 1 m clock intervals are accepted
посылки разного знака. Следовательно, значение . с началом тактового интервала близко к значению порога Nnop. В вы- читателе 20 вычитаетс из значени .1 значение порога Nnop. Если величина parcels of different signs. Hence the value. with the start of the clock interval is close to the value of the threshold Nnop. In the reader 20, the threshold value Nnop is subtracted from the value .1. If the value
больше значени Nnop, то на выходе вычитател 20 формируетс логическа единица. В случае, если Нач,Г меньше Nnop, то формируетс логический нуль. Сигнал с выхода вычитател 20 поступает на элемент И 16 иIf Nnop is greater, then logic unit is generated at the output of subtractor 20. If Nach, T is less than Nnop, a logical zero is formed. The signal from the output of the subtractor 20 is supplied to the element And 16 and
через инвертор 22 на элемент 17. Таким образом, если на выходе вычитател 20-ло- гическа единица, то элемент И16 подготавливаетс к работе. Элемент И17 в это врем закрыт. Если же i больше Nnop, тоthrough the inverter 22 to the element 17. Thus, if the output of the subtractor is a 20-logical unit, then the element I16 is prepared for operation. Element I17 is closed at this time. If i is greater than Nnop, then
значение порога Nnop необходимо увеличить . На каналах с неизменными параметрами подстройку Nnop можно не производить. По иному происходит процесс на радиоканалах , когда, к примеру, наблюдаетс доплеровское смещение частоты, В этом случае осуществл етс сдвиг принимаемого спектра частот, и необходима подстройка порогового значени . В дан ном случае в середине 1-го тактового интервала в триггер 10the Nnop threshold value needs to be increased. On channels with unchanged parameters, Nnop tuning can be omitted. A different process occurs on the radio channels, when, for example, a Doppler frequency shift is observed. In this case, the received frequency spectrum is shifted and a threshold value needs to be adjusted. In this case, in the middle of the 1st clock interval in trigger 10
записываетс демодулированна 1- посылка , а в триггер 11 из триггера 10 переписываетс (1-1)- посылка. Так как имеют посылки разного знака, то срабатывает од- новибратор 13. Следовательно, на выходеa demodulated 1-burst is recorded, and (1-1) -the burst is rewritten to trigger 11 from trigger 10. Since they have packages of different signs, the one-shot 13 is triggered. Therefore, at the output
элемента И 16 по вл етс короткий строб- импульс, который поступает в реверсивный счетчик 14. В результате, значение порога после этого станет (Nnop+1) и т.д. Как указывалось выше, состо ние реверсивного счетчика 14 контролирует дешифратор 15. Если реверсивный счетчик 14 достигнет максимального значени , то на втором выходе дешифратора 15 по витс логический нуль, который закроет элемент И 16. Подстройкиof element And 16, a short strobe pulse appears, which arrives at the reverse counter 14. As a result, the threshold value after this becomes (Nnop + 1), etc. As indicated above, the state of the reversible counter 14 is controlled by the decoder 15. If the reversible counter 14 reaches its maximum value, then at the second output of the decoder 15 a logic zero will occur, which will close the AND 16 element.
порога в сторону увеличени больше не будет . В случае обратного изменени параметров канала св зи аналогичные операции происход т при уменьшении Nnop.the threshold in the direction of increase will no longer be. In the case of a reverse change in the parameters of the communication channel, similar operations occur with a decrease in Nnop.
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU4950200 RU1817249C (en) | 1991-06-26 | 1991-06-26 | Digital frequency demodulator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU4950200 RU1817249C (en) | 1991-06-26 | 1991-06-26 | Digital frequency demodulator |
Publications (1)
Publication Number | Publication Date |
---|---|
RU1817249C true RU1817249C (en) | 1993-05-23 |
Family
ID=21581751
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU4950200 RU1817249C (en) | 1991-06-26 | 1991-06-26 | Digital frequency demodulator |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU1817249C (en) |
-
1991
- 1991-06-26 RU SU4950200 patent/RU1817249C/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР Мг1030991,кл. Н 04 L27/14, 1981. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3523291A (en) | Data transmission system | |
JPS6094552A (en) | Local sampling clock frame and phase synchronizing circuit device | |
US5144640A (en) | Correlation device for spectrum spread communication | |
US4709378A (en) | Arrangement for generating a clock signal | |
US4479092A (en) | Digital frequency-shift keyed demodulator | |
RU1817249C (en) | Digital frequency demodulator | |
US3632876A (en) | Binary to pulse waveform converter | |
GB2047051A (en) | Method of and a receiver for demodulating a quad-phase coded data signal | |
US3037568A (en) | Digital communications receiver | |
US4006302A (en) | Switching arrangement for extending the receiver stop pulse length in time division multiplex transmission | |
KR910000796B1 (en) | Radio paging system and receiver with different transfer velocity | |
US3898572A (en) | Code regenerating network for pulse code communication systems | |
NL8000607A (en) | FM RECEIVER WITH TRANSMITTER CHARACTERIZATION. | |
US4771421A (en) | Apparatus for receiving high-speed data in packet form | |
US4322686A (en) | Frequency comparator circuit | |
SU1683181A1 (en) | Digital receiver of delta-modulated signals of multifrequency codes | |
SU788400A1 (en) | Device for measuring communication channel quality | |
SU1021015A1 (en) | Relative phase modulation signal automatic correlation receiver | |
SU869074A1 (en) | Clock synchronization device | |
SU1062880A1 (en) | Device for selecting clock pulses | |
SU1160596A1 (en) | Digital demodulator of signals with phase-difference-shift keying | |
SU688082A1 (en) | Discrete information transmission system | |
SU1195463A1 (en) | Adaptive device for duplex transmission of digital information | |
SU1160588A1 (en) | Device for transmission of discrete information | |
SU1688401A1 (en) | Digital phase-difference demodulator |