RU1793538C

RU1793538C - Адаптивный умножитель частоты

Info

Publication number: RU1793538C
Application number: SU894784368A
Authority: RU
Inventors: Юрий Николаевич Цыбин
Original assignee: Научно-исследовательский институт командных приборов
Priority date: 1989-12-12
Filing date: 1989-12-12
Publication date: 1993-02-07

Abstract

Сущность изобретени : устройство г о- держит блок 2 измерени периода, блоки 4, 7 сдвига, блок 3 приоритета, управл емый делитель 5 с коррекцией, преобразователь 9 код - частота, блок 8 элементов ИЛИ, входную шину 11. шину 12 опорной частоты, вы ходкую шину 10, делитель 1 частоты, регистры 6. 14 хранени , счетчики 13, 16, устройство 15 сравнени . 4 ил. /

Description

LO

,с

VI о со ел

GJ 00

Изобретение относитс к импульсной технике и может быть использовано в автоматике , вычислительной и измерительной технике.

Известен умножитель частоты, который содержит два генератора опорных частот, блок пам ти, два счетчика импульсов, блок совпадений, логический блок, выходной блок. Недостатком его вл етс низка точность .

Из известных аналогов в качестве прототипа выбран умножитель частоты, который содержит генератор опорной частоты, делитель частоты, счетчик импульсов и регистр хранени , блок сдвига, блок приоритета , второй счетчик импульсов и формирователь - управл емый делитель частоты . Введение блоков сдвига и приоритета позвол ет обеспечить адаптивное повышение коэффициента умножени частоты . Недостатком устройства вл етс низка точность умножени частоты.

Целью изобретени вл етс повышение точности умножени частоты.

Обеспечение цели достигаетс за счет использовани остатка от делени цифрового эквивалента входного сигнала при адаптивном увеличении коэффициента умножени частоты дл коррекции величины периода выходного сигнала устройства. На фиг. 1 изображена структурна схема адаптивного умножител частоты; на фиг. 2 - принципиальна схема реализации блока сдвига на матричных коммутаторах; на фиг, 3 - вариант исполнени блока приоритета; из фиг. 4 - схема соединени разр дов (входов, выходов) блоков сдвига с учетом их весов. Дл фиг, 2, 3, 4 число разр дов дл частного случа коэффициента умножени частоты (начального) равно 8 и при т 6 -разр дном измерении периода входного сигнала.

Адаптивный умножитель частоты (фиг. 1) содержит делитель 1 частоты, блок 2 измерени периода, блок 3 приоритета, блок 4 сдвига, управл емый делитель 5 частоты с коррекцией, регистр б, блок 7 сдвига, 5лок 8 элементов ИЛИ, преобразователь 9 код : частота, выходную шину 10, входную ши. -v; 11, шину 12 опорной частоты.

Вход установки в ноль делител 1 частоты соединен с управл ющим входом блока 2 измерени периода, вход которого соединен с выходом делител 1 частоты, а информационные выходы соединены с входами блока 3 приоритета и с первой группой входов блока 4 сдвига, втора группа входов которого соединена с выходами блока 3 приоритета. Выходы старших разр дов блока 4 сдвига соединены с информационными

входами управл емого делител 5 частоты с коррекцией. Информационные входы регистра 6 соединены с информационными выходами делител 1 частоты, а

информационные выходы - с одной группой входов блока 7 сдвига, друга группа входов которого соединена с выходами блока 3 приоритета . Выходы старших разр дов блока 7 сдвига соединен ы с первой группой входов

блока 8 элементов ИЛИ, втора группа входов которого соединена с выходами младших разр дов блока 4 сдвига. Выходы младших разр дов блока 7 сдвига соединены с входами младших разр дов преобразо5 вател 9 код - частота, входы старших разр дов которого соединены с выходами блока 8 элементов ИЛИ, вход синхронизации - с выходом управл емого делител 5 частоты с коррекцией и с выходной шиной

0 10, а выход - с входом коррекции управл емого делител 5 частоты с коррекцией. Входна шина 11 соэдинена с входом записи регистра бис входом установки в О делител 1 частоты, вход которого соединен

5 с входом управл емого делител 5 частоты

с коррекцией и с шиной 12 опорной частоты.

Блок 2 измерени периода содержит

счетчик 13 и регистр 14. Вход установки в

ноль счетчика 13 соединен с входом записи

0 регистра 14 и вл етс управл ющим входом блока 2 измерени периода, входом которого вл етс счетный вход счетчика 13, а информационными выходами - разр дные чыходы регистра 14.

5 Преобразователь 9 код - частота содержит устройство 15 сравнени и счетчик 16, Вход стробировани устройства 15 сравнени соединен с тактовым входом счетчика 16 и вл етс входом синхронизации преоб0 разовател 9 код - частота. Разр дные выходы счетчика 16 соединены с одной группой входов устройства 15 сравнени , друга группа входов которого вл етс входами младших разр дов преобразовател 9

код - частота. Выходом последнего вл етс выход устройства 15 сравнени , входы третьей группы которого вл ютс входами старших разр дов преобразовател 9 код - частота.

0 Управл емый делитель 5 частоты с коррекцией может быть выполнен по авт. св. N; 1226604 (блоки 5, 6, 7, 8, 13, 14). Устройство 15 сравнени может быть выполнено по авт. св. № 1226442.

5 Работает устройство следующим образом .

Коэффициент делени частоты делител 1 частоты определ ет минимальный коэффициент умножени частоты Ко устройства. Частота на выходе делител 1 частоты определ етс выражением f i fo/Ko, где fo - частота импульсов с шины 12 опорной частоты. Входные импульсы умножаемой частоты с входной шины 1.1, синхронные с импульсами опорной частоты fo, обнул ют делитель 1 частоты и счетчик 13. К окончанию периода TI входного сигнала, где I - пор дковый номер периода, в счетчике 13 сформируетс код - цифровой эквивалент Ni Trfo/Ko. который по фронту сигнала с входной шины 11 записываетс в регистр 14 хранени на врем последующего периода Ti+i входного сигнала. Диапазон рабочих частот устройства определ етс в виде J отдельных подди- апазонов

JMaKC log2(fB4/fl),

где скобки Ј означают целую часть числа Ј;

т8ч - верхн частота рабочего диапазона:

fi 1 /Т|. Блок 3 приоритета контролирует номер поддиапазона OSJ JMSKC. При на п выходах старших значащих разр дов (СЭР) регистра 14 хранени , соединенных через блок 3 приоритета с входами управлени (например, 1П, 2П, ЗП, фиг. 2,3) блоков 4, 7 сдвига, - напр жение логического О. В этом случае на информационные входы управл емого делител 5 частоты с коррекцией поступает через блок 4 сдвига код самых младших (q-n) разр дов регистра 14 хранени . В случае отсутстви импульсов коррекции с преобразовател 9 код - частота (случай записи в регистр 6 хранени кода погрешности-асинхронности fi и fi, равного нулю) период выходного сигнала управл емого делител 5 частоты с коррекцией определ етс выражением F Ni/fo. При на каком-либо из п выходов СЭР (или в нескольких ) блока 2 измерени периода имеет место потенциал логической 1. В соответствии с номером поддиапазона блок 4 сдвига осуществл ет сдвиг кода N на j разр дов в сторону младших значащих разр дов (МЗР), что эквивалентно осуществлению операции

Bl Ni/2i.(1) Следовательно, по мере увеличени j увеличиваетс коэффициент умножени частоты: К Ко-2 . Коррекци погрешности осуществл етс следующим образом. При на выходах блока 4 сдвига, соединенных с блоком 8 элементов ИЛИ, - потенциал логического О (выходы 1р,...,3р, фиг. 2, 4). При этом число, хран щеес в регистре 6 хранени , сдвинуто в сторону СЭР по выходу блока 7 сдвига и соответствующа часть его проходит через блок 8 элементов ИЛИ. Таким образом, при на входы устройства 15 сравнени поступает число Д , хран щеес в регистре 6 соответственно их весам разр дов. На МЗР-выходах блока 7 сдвига

0 при этом потенциалы логического О - фиг. 2, 4, (1р,...,3р). Число Л определ ет величину погрешности формировани числа NI (дробную его часть) - определ етс в момент поступлени входного сигнала с шины

5 11 как величина 0 -; . образовавша с к этому времени в делителе 1 частоты. Счетчик 16 (разр дностью 1од2 макс-Ко) считает выходные импульсы устройства, формиру тем самым код развертки на периоде

0 входного сигнала(монотонное с дискретом + 1 увеличение кода). Этот код сравниваетс устройством 15 сравнени с кодом Д , В результате на выходе преобразовател 9 код - частота формируютс импульсы кор5 рекции с частотой /Ко. Каждый импульс частоты f к поступает на вход коррекции управл емого делител 5 частоты с коррекцией, что приводит к пропуску счета последним одного импульса сигнала с

0 шины 12 опорной частоты. Тем самым осуществл етс увеличение соответствующих периодов выходного сигнала на один дискрет /fo с частотой коррекции fK.

В случае код Д смещаетс на j раз5 р дов в сторону МЗР блоком 7 сдвига по сигналу блока 3 приоритета. В j C3P на выходах блока 7 сдвига образуютс потенциалы логического О (фиг. 2,4), которые поступают на одни входы j разр дов блока .

0 8 элементов ИЛИ, на другие входы этих J разр дов блока 8 элементов ИЛИ поступает смещенный в сторону МЗР по выходу блока 4 сдвига остаток от делени (1). Таким образом , на СЗР-вход устройства 15 сравнени

5 поступает старший j-й разр д остатка от делени (1). Соответственно измен етс частота коррекции fie.

Положительным эффектом изобретени вл етс повышение точности, которое

0 обеспечиваетс использованием остаточного кода от делени цифрового эквивалента при адаптивном увеличении коэффициента умножени частоты.

Claims

Формула изобретени

Адаптивный умножитель частоты, содержащий делитель частоты, вход установки которого соединен с входной шиной и с управл ющим входом блока измерени периода , вход которого соединен с выходом делител частоты, а информационные выходы соединены с входами блока приоритета и с первой группой входов первого блока сдвига, втора группа входов которого соединена с выходами блока приоритета, а выходы старших разр дов соединены с информационными входами управл емого делител частоты с коррекцией, выход которого соединен с выходной шиной, а вход- с шиной опорной частоты и с входом делител частоты, отличающийс тем, что, с целью повышени точности умножени частоты , в него введены регистр хранени , втоi-d T tf ljf Ъ

LJ -, I--J t-- Zp

рой блок сдвига, блок элементов ИЛИ, преобразователь код-частота, вход синхронизации которого соединен с выходной шиной, выход соединен с входом коррекции управл емого делител частоты с коррекцией, входы старших разр дов соединены с выходами блока элементов ИЛИ, а входы младших разр дов - с выходами младших разр дов второго блока сдвига, выходы старших разр дов которого соединены с первой группой входов блока элементов ИЛИ, перва группа входов соединена с выходами блока приоритета, а втора группа входов - с выходами регистра хранени , вход записи которого соединен с входной шиной, а информационные входы - с информационными выходами делител частоты, причем втора группа входов блока элементов ИЛИ соединена с выходами младших разр дов первого блока сдвига.

1pfL

4

ЗР}}

4p4

tf ff

fffMW

W

ар

{

f13P

fffSffJ/7

// If

fro г

CSP

f/ 6/

m/

1 i

i i

l

i i I

C3f

I

L J

I

-l/vj/9 I 5/)

JCJP

фиг. 4