RU172157U1 - Контроллер межпроцессорного канала обмена данными второго поколения (IPCC2) - Google Patents

Контроллер межпроцессорного канала обмена данными второго поколения (IPCC2) Download PDF

Info

Publication number
RU172157U1
RU172157U1 RU2017109448U RU2017109448U RU172157U1 RU 172157 U1 RU172157 U1 RU 172157U1 RU 2017109448 U RU2017109448 U RU 2017109448U RU 2017109448 U RU2017109448 U RU 2017109448U RU 172157 U1 RU172157 U1 RU 172157U1
Authority
RU
Russia
Prior art keywords
input
output
unit
outputs
receiver
Prior art date
Application number
RU2017109448U
Other languages
English (en)
Inventor
Максим Степанович Михайлов
Игорь Валерьевич Белянин
Павел Юрьевич Петраков
Original Assignee
Акционерное общество "МЦСТ"
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Акционерное общество "МЦСТ" filed Critical Акционерное общество "МЦСТ"
Priority to RU2017109448U priority Critical patent/RU172157U1/ru
Application granted granted Critical
Publication of RU172157U1 publication Critical patent/RU172157U1/ru

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/46—Interconnection of networks
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/46—Interconnection of networks
    • H04L12/4604—LAN interconnection over a backbone network, e.g. Internet, Frame Relay
    • H04L12/4608—LAN interconnection over ATM networks
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/54—Store-and-forward switching systems 
    • H04L12/56—Packet switching systems
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/54—Store-and-forward switching systems 
    • H04L12/56—Packet switching systems
    • H04L12/5601—Transfer mode dependent, e.g. ATM
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/40—Network security protocols

Landscapes

  • Data Exchanges In Wide-Area Networks (AREA)

Abstract

Полезная модель относится к вычислительной технике и обеспечивает обмен данными в многопроцессорных архитектурах с общей памятью. Техническим результатом является расширение функциональных возможностей вычислительного комплекса за счет использования многопроцессорной архитектуры с общей памятью на базе процессоров Эльбрус. Указанный результат достигается за счет применения контроллера межпроцессорного канала обмена данными, содержащего: мультиплексор, блок буферов передатчиков, блок формирования контейнеров, два пересинхронизационных буфера, блок повторов пакетов, блок управления потоком данных передатчика, блок управления потоком данных приемника, блок контроля ошибок, блок управления состоянием линка, блок буферов приемников, блок разборки контейнера. 3 з.п. ф-лы, 4 ил.

Description

Полезная модель относится к вычислительной технике и может быть использована для обеспечения обмена данными между процессорами в многопроцессорных архитектурах на базе процессоров Эльбрус.
Известно «Устройство для ввода-вывода информации» [а.с. СССР №1615694 A, G06F 3/00, 23.12.1990], содержащее мультиплексор, приемный регистр, три элемента ИЛИ, регистры адресов ввода и вывода, блок мажоритарных элементов, блок памяти, информационную шину, канал обмена с ЦВМ и блок приемопередатчиков.
Недостатком является то, что оно использует отдельные линии связи для каждого внешнего устройства, что усложняет как само устройство, так и канал обмена, а также временная синхронизация обмена может осуществляться только за счет внутренних программных таймеров управляющей ЭВМ, что в ряде случаев не обеспечивает требуемую точность синхронизации.
Наиболее близким к заявляемому является «Устройство для сопряжения периферийных устройств с эвм-персональным компьютером» [РФ №2183851 C1, G06F 13/24, 27.09.2007], содержащее блок приемопередатчиков, устройство управления, транслятор прерывания и мультиплексор, отличающееся тем, что в него введены генератор тактов, таймер ожидания и блок управления общей шиной, причем входы Сброс, магистраль Адреса, Строб Адреса, Ввод и Вывод устройства управления являются одноименными входами устройства для подключения к соответствующим выходам шины персонального компьютера, выходы Готов и Укороченный Цикл устройства управления являются одноименными выходами устройства для подключения к соответствующим входам шины персонального компьютера, выходы Управление 1 - Управление 8 устройства управления соединены с соответствующими входами мультиплексора, выход Сброс Программный которого подключен к одноименному входу устройства управления, которое соединено с мультиплексором также магистралью Слова Состояния, выходы Управляющий Сигнал 1 - Управляющий Сигнал 6, Рабочий Такт 1 - Рабочий Такт 12 и Сброс устройства управления подключены к одноименным входам блока управления общей шиной, выходы Синхронизация Активного, Вывод, Ввод, Внешнее Устройство, Байт и Сброс которого являются соответствующими выходами устройства для подключения к одноименным входам общей шины периферийных устройств, вход Синхронизация Пассивного устройства управления является соответствующим входом устройства для подключения к одноименному выходу общей шины периферийных устройств, выход Чтение/Запись устройства управления соединен с соответствующим входом блока приемопередатчиков, один вход/выход которого магистралью Адреса-Данных подключен к мультиплексору, а другой является входом/выходом магистрали Адреса-Данных устройства для подключения к общей шине периферийных устройств, вход/выход магистрали Данных мультиплексора является соответствующим входом/выходом устройства для подключения к шине персонального компьютера, вход Стоп Таймер устройства управления соединен с выходом таймера ожидания, вход которого подключен к выходу Старт Таймер генератора тактов, вход Тактовые Импульсы которого является одноименным входом устройства для подключения к соответствующему выходу шины персонального компьютера, выходы Такт 1 - Такт 12 генератора тактов соединены с соответствующими входами устройства управления, выходы Старт Начала, Старт Конца и Сброс которого подключены к одноименным входам генератора тактов, выходы Окончание Прерывания и Прерывание по Таймеру устройства управления соединены с одноименными входами транслятора прерывания, выход Предоставление Прерывания и вход Требование Прерывания которого являются одноименными соответственно выходом и входом устройства для подключения к общей шине периферийных устройств, выход Прерывание Аппаратное транслятора прерываний является выходом Прерывание Аппаратное устройства для подключения к соответствующему входу шины персонального компьютера, при этом мультиплексор состоит из регистра адреса, регистра слова состояния и регистра данных, причем магистральный вход регистра адреса, первые магистральные входы и выходы регистра слова состояния и регистра данных объединены и являются входом/выходом магистрали Данных мультиплексора, магистральный выход регистра адреса и вторые магистральные вход и выход регистра данных объединены и являются входом/выходом магистрали Адреса-Данных мультиплексора, вторые магистральные вход и выход регистра слова состояния объединены и являются входом/выходом магистрали Слова Состояния мультиплексора, вход управления записью и вход управления считыванием регистра адреса являются входами соответственно Управление 1 и Управление 2 мультиплексора, входы управления записью, считыванием и выбором первого/второго направления регистра слова состояния и регистра данных являются соответственно входами Управление 3 - Управление 5 и Управление 6 - Управление 8 мультиплексора, причем выход выделенного для программного сброса разряда регистра слова состояния первого направления является выходом Сброс Программный мультиплексора.
Недостатком данного устройства является отсутствие возможности использования его для обмена данными между процессорами в многопроцессорной архитектуре с общей памятью на базе процессоров Эльбрус.
Техническим результатом является расширение функциональных возможностей за счет обеспечения обмена данными между процессорами в многопроцессорных архитектурах на базе процессоров Эльбрус.
Технический результат достигается тем, что в «Контроллер межпроцессорного канала обмена данными второго поколения», содержащий мультиплексор, дополнительно введены блок буферов передатчиков, блок формирования контейнеров, два пересинхронизационных буфера, блок повторов пакетов, блок управления потоком данных передатчика, блок управления потоком данных приемника, блок контроля ошибок, блок управления состоянием линка, блок буферов приемников, блок разборки контейнера, второй вход которого соединен с выходом второго пересинхронизационного буфера, вход которого соединен с входом интерфейса к физическому уровню контроллера, двухсторонний вход-выход интерфейса связи с автоматом контроля состояния линка которого соединен с двухсторонним входом-выходом блока управления состоянием линка, выход которого соединен с первым входом блока разборки контейнера, первый выход которого соединен с входом блока управления потоком данных передатчика, третий выход которого соединен с объединенными третьим входом блока формирования контейнеров, вторым входом блока повторов пакетов, первым входом блока контроля ошибок и входом блока управления состоянием линка, двухсторонний вход-выход блока управления состоянием линка соединен с двухсторонним входом-выходом блока контроля ошибок, второй вход которого соединен с вторым выходом блока разборки контейнера, с третьего по восьмой выходы которого соединены соответственно с первого по шестой входами блока буферов приемников, первый выход которого соединен с входом блока управления потоком данных приемника, двухсторонний вход-выход которого соединен с двухсторонним входом-выходом блока управления потоком данных передатчика, первый выход которого соединен с входом блока буферов передатчиков, с первого по пятый выходы которого соединены соответственно с четвертого по восьмой входами блока формирования контейнеров, выход которого соединен с первым входом мультиплексора и первым входом блока повторов пакетов, выход которого соединен с вторым входом мультиплексора, выход которого соединен с входом первого пересинхронизационного буфера, выход которого соединен с выходом интерфейса от физического уровня контроллера, вход веса виртуальных каналов которого соединен с первым входом блока формирования контейнеров, второй вход которого соединен с вторым выходом блока управления потоком данных передатчика, с первого по шестой двухсторонние входы-выходы блока буферов передатчиков соединены соответственно с первого по шестой двухсторонними входами-выходами интерфейса виртуального канала, поступающими от процессора контроллера, с первого по шестой двухсторонние входы-выходы которого соединены с первого по шестой двухсторонними входами-выходами интерфейса виртуального канала, поступающими в процессор блока буферов приемников, второй выход которого соединен с выходом интерфейса виртуального канала, поступающим в процессор контроллера, причем блок буферов передатчиков содержит шесть буферов передатчика виртуального канала, с первого по шестой двухсторонние входы-выходы блока буферов передатчиков соединены с двухсторонними входами-выходами соответственно с первого по шестой буферов передатчика виртуального канала, выходы первого и второго буферов передатчика виртуального канала объединены и соединены с первым выходом блока буферов передатчиков, с второго по пятый выходы которого соединены с выходами соответственно с третьего по шестой буферов передатчика виртуального канала, причем блок буферов приемников содержит семь буферов приемника виртуального канала, с первого по седьмой двухсторонние входы-выходы блока буферов приемников соединены с двухсторонними входами-выходами соответственно с первого по седьмой буферов приемника соответствующего виртуального канала, входы шестого и седьмого буферов приемника виртуального канала объединены и соединены с пятым входом блока буферов приемников, с первого по четвертый входы которого соединены соответственно с входами с первого по четвертый буферов приемника виртуального канала, вход седьмого приемника виртуального канала соединен с шестым входом блока буферов приемников, причем блок разборки контейнера содержит блок декодирования пакетов и их сортировки и блок проверки целостности контейнера, первый вход которого соединен с первым входом блока декодирования пакетов и их сортировки и первым входом блока разборки контейнера, второй вход которого соединен с вторым входом блока проверки целостности контейнера, выход которого соединен с вторым входом блока декодирования пакетов и их сортировки, с первого по шестой выходы которого соединены с одноименными выходами блока разборки контейнера.
На фиг. 1 представлена блок-схема контроллера.
На фиг. 2 представлена схема блока буферов передатчиков.
На фиг. 3 представлена схема блока буферов приемников.
На фиг. 4 представлена схема блока разборки контейнера.
Контроллер (фиг. 1) содержит блок буферов передатчиков 1, блок формирования контейнеров 2, мультиплексор 3, два пересинхронизационный буфера 4, 12, блок повторов пакетов 5, блок управления потоком данных передатчика 6, блок управления потоком данных приемника 7, блок контроля ошибок 8, блок управления состоянием линка 9, блок буферов приемников 10, блок разборки контейнера 11.
Блок буферов передатчиков 1 (фиг. 2) содержит шесть буферов передатчика виртуального канала 13.0, 13.1, …, 13.5.
Блок буферов приемников 10 (фиг. 3) содержит семь буферов приемника соответствующего виртуального канала 14.0, 14.1, …, 14.6.
Блок разборки контейнера 11 (фиг. 4) содержит блок декодирования пакетов и их сортировки 15 и блок проверки целостности контейнера 16.
Контроллер (фиг. 1, …, фиг. 4) содержит блок буферов передатчиков 1, блок формирования контейнеров 2, мультиплексор 3, два пересинхронизационных буфера 4, 12, блок повторов пакетов 5, блок управления потоком данных передатчика 6, блок управления потоком данных приемника 7, блок контроля ошибок 8, блок управления состоянием линка 9, блок буферов приемников 10, блок разборки контейнера 11, второй вход которого соединен с выходом второго пересинхронизационного буфера 12, вход которого соединен с входом интерфейса к физическому уровню контроллера, двухсторонний вход-выход интерфейса связи с автоматом контроля состояния линка которого соединен с двухсторонним входом-выходом блока управления состоянием линка 9, выход которого соединен с первым входом блока разборки контейнера 11, первый выход которого соединен с входом блока управления потоком данных передатчика 6, третий выход которого соединен с объединенными третьим входом блока формирования контейнеров 2, вторым входом блока повторов пакетов 5, первым входом блока контроля ошибок 8 и входом блока управления состоянием линка 9, двухсторонний вход-выход блока управления состоянием линка 9 соединен с двухсторонним входом-выходом блока контроля ошибок 8, второй вход которого соединен с вторым выходом блока разборки контейнера 11, с третьего по восьмой выходы которого соединены соответственно с первого по шестой входами блока буферов приемников 10, первый выход которого соединен с входом блока управления потоком данных приемника 7, двухсторонний вход-выход которого соединен с двухсторонним входом-выходом блока управления потоком данных передатчика 6, первый выход которого соединен с входом блока буферов передатчиков 1, с первого по пятый выходы которого соединены соответственно с четвертого по восьмой входами блока формирования контейнеров 2, выход которого соединен с первым входом мультиплексора 3 и первым входом блока повторов пакетов 5, выход которого соединен с вторым входом мультиплексора 3, выход которого соединен с входом первого пересинхронизационного буфера 4, выход которого соединен с выходом интерфейса от физического уровня контроллера, вход веса виртуальных каналов которого соединен с первым входом блока формирования контейнеров 2, второй вход которого соединен с вторым выходом блока управления потоком данных передатчика 6, с первого по шестой двухсторонние входы-выходы блока буферов передатчиков 1 соединены соответственно с первого по шестой двухсторонними входами-выходами интерфейса виртуального канала, поступающими от процессора контроллера, с первого по шестой двухсторонние входы-выходы которого соединены с первого по шестой двухсторонними входами-выходами интерфейса виртуального канала, поступающими в процессор блока буферов приемников 10, второй выход которого соединен с выходом интерфейса виртуального канала, поступающим в процессор контроллера, причем блок буферов передатчиков 1 содержит шесть буферов передатчика виртуального канала 13.0, 13.1, …, 13.5, с первого по шестой двухсторонние входы-выходы блока буферов передатчиков 1 соединены с двухсторонними входами-выходами соответственно с первого по шестой буферов передатчика виртуального канала 13.0, 13.1, …, 13.5, выходы первого 13.0 и второго 13.1 буферов передатчика виртуального канала объединены и соединены с первым выходом блока буферов передатчиков 1, с второго по пятый выходы которого соединены с выходами соответственно с третьего по шестой 13.2, …, 13.5 буферов передатчика виртуального канала, причем блок буферов приемников 10 содержит семь буферов приемника виртуального канала 14.0, 14.1, …, 14.6, с первого по седьмой двухсторонние входы-выходы блока буферов приемников 10 соединены с двухсторонними входами-выходами соответственно с первого по седьмой буферов приемника соответствующего виртуального канала 14.0, 14.1, …, 14.6, входы шестого 14.4 и седьмого 14.5 буферов приемника виртуального канала объединены и соединены с пятым входом блока буферов приемников 10, с первого по четвертый входы которого соединены соответственно с входами с первого 14.0 по четвертый 14.3 буферов приемника виртуального канала, вход седьмого 14.7 приемника виртуального канала соединен с шестым входом блока буферов приемников 10, причем блок разборки контейнера 11 содержит блок декодирования пакетов и их сортировки 15 и блок проверки целостности контейнера 16, первый вход которого соединен с первым входом блока декодирования пакетов и их сортировки 15 и первым входом блока разборки контейнера 11, второй вход которого соединен с вторым входом блока проверки целостности контейнера 16, выход которого соединен с вторым входом блока декодирования пакетов и их сортировки 15, с первого по шестой выходы которого соединены с одноименными выходами блока разборки контейнера 11.
Контроллер межпроцессорного канала обмена данными второго поколения (IPCC2) (фиг. 1) работает следующим образом.
Контроллер решает задачу по организации многопроцессорных архитектур с общей памятью на базе процессоров Elbrus 2S. Функции Контроллера логически разделены на два уровня: канальный уровень (DLL - Data Link Layer) и физический уровень (PhL - Physical Layer). Каждому уровню соответствует свой логический блок.
Обмен по линку осуществляется транспортными пакетами (контейнерами) фиксированного размера. Возможны четыре размера: 16, 32, 48 и 80 байт. Контейнер содержит следующие поля: тип, номер в последовательности, данные и контрольная сумма (CRC). Система нумерации единая для всех типов контейнеров. Номер и контрольная сумма используются приемником для контроля целостности принимаемых данных. Протокол использует механизм группового подтверждения принятия контейнеров. В случае сбоя на линке инициируется процесс повтора последовательности контейнеров с соответствующего номера. Повтора не может быть по причине нехватки ресурсов у приемника: это гарантируется использованием кредитного механизма управления потоком (FC - Flow Control). Каждый контейнер может содержать несколько пакетов протокола когерентности, которые упаковываются в контейнеры по специальным правилам в целях обеспечения приоритета и максимизации пропускной способности линка. Пакеты протокола когерентности распределены между несколькими виртуальными каналами или потоками (VC - Virtual Channels) с разными приоритетами. Для передачи информации об освобождении ресурсов приемника в механизме FC, используются служебные пакеты.
Для обеспечения контроля целостности данных при передаче по линку, используется механизм нумерации контейнеров в последовательности и CRC-кодирование. В служебных полях Header и Tail содержатся: 8-разрядный номер контейнера и 12-разрядный код CRC. Каждому контейнеру присваивается 8-разрядный номер в последовательности CNum. Нумерация начинается с нулевого значения. При этом номера соседних в последовательности контейнеров могут отличаться больше чем на единицу.
В начале тракта по передаче расположен блок буферов передатчиков 1. Функцией блока буферов передатчиков 1 является обеспечение работы системных интерфейсов по принятию пакетов от виртуальных каналов, их буферизация и выдача в блок формирования контейнеров 2.
Блок формирования контейнеров 2 является центральным элементом тракта по передаче и включает схему весового арбитра для обеспечения большей гибкости и сбалансированности при прохождении пакетов разных потоков по линку, логику выбора оптимального типа контейнера и варианта упаковки пакетов, а также логику вычисления номера контейнера CNum и кода CRC и выполняет функцию сборки контейнера из нескольких пакетов от различных виртуальных каналов.
Центральным элементом тракта по приему контейнеров является блок разборки контейнера 11. В нем происходит прием, контроль целостности и разупаковка приходящих контейнеров. Далее пакеты попадают в блок буферов приемников 10, где расположены соответствующие буферы виртуальных каналов 14.0-14.6.
Кроме того, для обеспечения работы контроллера блоки управления потоком данных передатчика 6, управления потоком данных приемника 7, контроля ошибок 8, управления состоянием линка 9, декодирования пакетов и их сортировки 15 и проверки целостности контейнера 16, а также буферы повторов пакетов 5, передатчика виртуального канала 13.0, 13.1, 13.5, приемника соответствующего виртуального канала 14.0, 14.1, 14.6, пересинхронизационные буферы 4 и 12, а также мультиплексор 3 выполняют следующие функции.
Блок управления потоком данных передатчика 6 осуществляет управление потоком данных на передачу, при этом протокол обмена использует кредитный механизм контроля переполнения буферов виртуальных каналов (кредитная система), что позволяет исключить процедуру повтора вследствие занятости приемных буферов виртуальных каналов.
Блок управления потоком данных приемника 7 осуществляет управление потоком данных со стороны приемника, также применяя кредитную систему.
Блок контроля ошибок 8 производит контроль ошибок на линке.
Блок управления состоянием линка 9 осуществляет управление состоянием линка.
Блок декодирования пакетов и их сортировки 15 осуществляет декодирование пакетов и их последующую сортировку.
Блок проверки целостности контейнера 16 проверяет целостность контейнера.
Буфер повторов пакетов 5 осуществляет повторную передачу контейнера в случае ошибки в канале обмена данными.
Буферы передатчика виртуального канала 13.0, 13.1, …, 13.5 осуществляют хранение пакетов соответствующего виртуального канала до момента отправки их в канал обмена данными.
Буферы приемника соответствующего виртуального канала 14.0, 14.1, …, 14.6 осуществляют хранение пакетов соответствующего виртуального канала перед выдачей их процессору.
Буферы пересинхронизационные 4 и 12 производят пересинхронизацию контейнеров на соответствующую частоту.
Мультиплексор 3 осуществляет выбор источника контейнера: блок формирования контейнеров 2 или буфер повторов пакетов 5. Контейнер, передающийся в физический уровень, может браться из блока формирования 2 или же из буфера повтора пакетов 5 в случае, когда пакет не был доставлен. Мультиплексор 3 выполняет функцию выбора источника контейнера.
Таким образом, контроллер межпроцессорного канала обмена данными второго поколения позволяет осуществлять обмен данными между процессорами в многопроцессорных архитектурах с общей памятью на базе процессоров Эльбрус.

Claims (4)

1. Контроллер межпроцессорного канала обмена данными второго поколения (IPCC2), содержащий мультиплексор, отличающийся тем, что в него дополнительно введены блок буферов передатчиков, блок формирования контейнеров, два пересинхронизационных буфера, блок повторов пакетов, блок управления потоком данных передатчика, блок управления потоком данных приемника, блок контроля ошибок, блок управления состоянием линка, блок буферов приемников, блок разборки контейнера, второй вход которого соединен с выходом второго пересинхронизационного буфера, вход которого соединен с входом интерфейса к физическому уровню контроллера, двухсторонний вход-выход интерфейса связи с автоматом контроля состояния линка которого соединен с двухсторонним входом-выходом блока управления состоянием линка, выход которого соединен с первым входом блока разборки контейнера, первый выход которого соединен с входом блока управления потоком данных передатчика, третий выход которого соединен с объединенными третьим входом блока формирования контейнеров, вторым входом блока повторов пакетов, первым входом блока контроля ошибок и входом блока управления состоянием линка, двухсторонний вход-выход блока управления состоянием линка соединен с двухсторонним входом-выходом блока контроля ошибок, второй вход которого соединен с вторым выходом блока разборки контейнера, с третьего по восьмой выходы которого соединены соответственно с первого по шестой входами блока буферов приемников, первый выход которого соединен с входом блока управления потоком данных приемника, двухсторонний вход-выход которого соединен с двухсторонним входом-выходом блока управления потоком данных передатчика, первый выход которого соединен с входом блока буферов передатчиков, с первого по пятый выходы которого соединены соответственно с четвертого по восьмой входами блока формирования контейнеров, выход которого соединен с первым входом мультиплексора и первым входом блока повторов пакетов, выход которого соединен с вторым входом мультиплексора, выход которого соединен с входом первого пересинхронизационного буфера, выход которого соединен с выходом интерфейса от физического уровня контроллера, вход веса виртуальных каналов которого соединен с первым входом блока формирования контейнеров, второй вход которого соединен с вторым выходом блока управления потоком данных передатчика, с первого по шестой двухсторонние входы-выходы блока буферов передатчиков соединены соответственно с первого по шестой двухсторонними входами-выходами интерфейса виртуального канала, поступающими от процессора контроллера, с первого по шестой двухсторонние входы-выходы которого соединены с первого по шестой двухсторонними входами-выходами интерфейса виртуального канала, поступающими в процессор блока буферов приемников, второй выход которого соединен с выходом интерфейса виртуального канала, поступающим в процессор контроллера.
2. Контроллер межпроцессорного канала обмена данными второго поколения (IPCC2) по п. 1, отличающийся тем, что блок буферов передатчиков содержит шесть буферов передатчика виртуального канала, с первого по шестой двухсторонние входы-выходы блока буферов передатчиков соединены с двухсторонними входами-выходами соответственно с первого по шестой буферов передатчика виртуального канала, выходы первого и второго буферов передатчика виртуального канала объединены и соединены с первым выходом блока буферов передатчиков, с второго по пятый выходы которого соединены с выходами соответственно с третьего по шестой буферов передатчика виртуального канала.
3. Контроллер межпроцессорного канала обмена данными второго поколения (IPCC2) по п.1, отличающийся тем, что блок буферов приемников содержит семь буферов приемника виртуального канала, с первого по седьмой двухсторонние входы-выходы блока буферов приемников соединены с двухсторонними входами-выходами соответственно с первого по седьмой буферов приемника соответствующего виртуального канала, входы шестого и седьмого буферов приемника виртуального канала объединены и соединены с пятым входом блока буферов приемников, с первого по четвертый входы которого соединены соответственно с входами с первого по четвертый буферов приемника виртуального канала, вход седьмого приемника виртуального канала соединен с шестым входом блока буферов приемников.
4. Контроллер межпроцессорного канала обмена данными второго поколения (IPCC2) по п. 1, отличающийся тем, что блок разборки контейнера содержит блок декодирования пакетов и их сортировки и блок проверки целостности контейнера, первый вход которого соединен с первым входом блока декодирования пакетов и их сортировки и первым входом блока разборки контейнера, второй вход которого соединен с вторым входом блока проверки целостности контейнера, выход которого соединен с вторым входом блока декодирования пакетов и их сортировки, с первого по шестой выходы которого соединены с одноименными выходами блока разборки контейнера.
RU2017109448U 2017-03-22 2017-03-22 Контроллер межпроцессорного канала обмена данными второго поколения (IPCC2) RU172157U1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2017109448U RU172157U1 (ru) 2017-03-22 2017-03-22 Контроллер межпроцессорного канала обмена данными второго поколения (IPCC2)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2017109448U RU172157U1 (ru) 2017-03-22 2017-03-22 Контроллер межпроцессорного канала обмена данными второго поколения (IPCC2)

Publications (1)

Publication Number Publication Date
RU172157U1 true RU172157U1 (ru) 2017-06-29

Family

ID=59310372

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2017109448U RU172157U1 (ru) 2017-03-22 2017-03-22 Контроллер межпроцессорного канала обмена данными второго поколения (IPCC2)

Country Status (1)

Country Link
RU (1) RU172157U1 (ru)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2768535C1 (ru) * 2021-07-09 2022-03-24 Российская Федерация, от имени которой выступает Государственная корпорация по атомной энергии "Росатом" (Госкорпорация "Росатом") Отказоустойчивый канал системы межпроцессорных обменов с программируемым и адаптивным выбором линий передачи данных

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997028505A1 (en) * 1996-01-31 1997-08-07 Ipsilon Networks, Inc. Improved method and apparatus for dynamically shifting between routing and switching packets in a transmission network
RU2183851C2 (ru) * 2000-09-28 2002-06-20 Открытое акционерное общество "Центральное конструкторское бюро связи" Устройство для сопряжения периферийных устройств с эвм-персональным компьютером
RU2009147728A (ru) * 2007-07-02 2011-08-10 Фраунхофер-Гезелльшафт цур Фёрдерунг дер ангевандтен (DE) Устройство и способ для обработки и чтения файла, имеющего хранилище медиаданных и хранилище метаданных

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997028505A1 (en) * 1996-01-31 1997-08-07 Ipsilon Networks, Inc. Improved method and apparatus for dynamically shifting between routing and switching packets in a transmission network
US5920705A (en) * 1996-01-31 1999-07-06 Nokia Ip, Inc. Method and apparatus for dynamically shifting between routing and switching packets in a transmission network
RU2189072C2 (ru) * 1996-01-31 2002-09-10 Ипсилон Нетуоркс, Инк. Усовершенствованный способ и устройство для динамического смещения между пакетами маршрутизации и коммутации в сети передачи данных
RU2183851C2 (ru) * 2000-09-28 2002-06-20 Открытое акционерное общество "Центральное конструкторское бюро связи" Устройство для сопряжения периферийных устройств с эвм-персональным компьютером
RU2009147728A (ru) * 2007-07-02 2011-08-10 Фраунхофер-Гезелльшафт цур Фёрдерунг дер ангевандтен (DE) Устройство и способ для обработки и чтения файла, имеющего хранилище медиаданных и хранилище метаданных

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2768535C1 (ru) * 2021-07-09 2022-03-24 Российская Федерация, от имени которой выступает Государственная корпорация по атомной энергии "Росатом" (Госкорпорация "Росатом") Отказоустойчивый канал системы межпроцессорных обменов с программируемым и адаптивным выбором линий передачи данных

Similar Documents

Publication Publication Date Title
AU635263B2 (en) Dual-path computer interconnect system with four-ported packet memory control
US5020020A (en) Computer interconnect system with transmit-abort function
US5187780A (en) Dual-path computer interconnect system with zone manager for packet memory
US5182800A (en) Direct memory access controller with adaptive pipelining and bus control features
US5276684A (en) High performance I/O processor
US7058735B2 (en) Method and apparatus for local and distributed data memory access (“DMA”) control
JP2593146B2 (ja) データハブ
US6594713B1 (en) Hub interface unit and application unit interfaces for expanded direct memory access processor
US5469542A (en) Serial diagnostic interface bus for multiprocessor systems
US7096296B2 (en) Supercharge message exchanger
US5043938A (en) Node controller for a local area network
US5067104A (en) Programmable protocol engine having context free and context dependent processes
US20040194097A1 (en) Hardware assisted firmware task scheduling and management
US4412286A (en) Tightly coupled multiple instruction multiple data computer system
US7054986B2 (en) Programmable CPU/interface buffer structure using dual port RAM
CN103946803A (zh) 具有高效工作排队的处理器
US4729095A (en) Broadcast instruction for use in a high performance computer system
CN103959261A (zh) 网络处理器中的多内核互联
US11314418B2 (en) Extensible storage system and method
US20120117286A1 (en) Interface Devices And Systems Including The Same
CN100375484C (zh) Pos－phy总线与pci总线间的数据包转发的装置
US10896119B1 (en) Common input/output interface for application and debug circuitry
CN100354853C (zh) 用于芯片处理器间的控制平面通信的系统和方法
US20090175290A1 (en) Flexray communications module, flexray communications controller, and method for transmitting messages between a flexray communications link and a flexray participant
EP1444588B1 (en) Method and apparatus for read launch optimizations in memory interconnect