RU1604054C

RU1604054C - Memory element for permanent storage

Info

Publication number: RU1604054C
Authority: RU
Inventors: Б.И. Колкер; С.В. Крюков; В.Н. Гаштольд
Original assignee: Научно-исследовательский институт "Восток"
Priority date: 1989-05-23
Filing date: 1989-05-23
Publication date: 1995-01-27

Abstract

FIELD: computer engineering. SUBSTANCE: memory element is designed for permanent storages reprogrammed electrically and storing information when power supply source is disconnected. It includes second layer 13 of polysilicon and fourth dielectric layer 12. Dielectric layer 12 prevents grains of layers 11 and 13 of polysilicon from enlargement. This makes it possible to avoid emergence of polysilicon spikes on separation boundary between second dielectric layer 10 and polysilicon layer 11. EFFECT: increased number of cycles of reprogramming of memory element. 2 cl, 3 dwg

Description

Изобретение относится к устройствам вычислительной техники и может быть использовано в электрически перепрограммируемых постоянно запоминающих устройствах, сохраняющих информацию при отключенных источниках питания. The invention relates to computing devices and can be used in electrically reprogrammed read-only memory devices that store information when power supplies are turned off.

Целью изобретения является увеличение количества циклов перепрограммирования элемента памяти. The aim of the invention is to increase the number of cycles of reprogramming a memory element.

На фиг.1 представлена топология накопителя на элементах памяти; на фиг. 2 и 3 - элемент памяти, разрезы. Figure 1 presents the topology of the drive on the memory elements; in FIG. 2 and 3 - memory element, sections.

Накопитель на элементах памяти для ПЗУ содержит полупроводниковую подложку 1 первого типа проводимости, пятый диэлеткрический слой 2, первую и вторую диффузионные области 3 и 4 первого типа проводимости, третью диффузионную область 5 второго типа проводимости, третью диффузионную область 6 первого типа проводимости, первую и вторую диффузионные области 7 и 8 второго типа проводимости, первый и второй диэлектрические слои 9 и 10, первый слой 11 поликремния, третий диэлектрический слой 14, проводящий слой 15, затвор 16 транзистора выборки, шестой диэлектрический слой 17, металлическую адресную шину 18. The storage device for ROM elements contains a semiconductor substrate 1 of the first conductivity type, a fifth dielectric layer 2, first and second diffusion regions 3 and 4 of the first conductivity type, a third diffusion region 5 of the second conductivity type, a third diffusion region 6 of the first conductivity type, the first and second diffusion regions 7 and 8 of the second conductivity type, the first and second dielectric layers 9 and 10, the first polysilicon layer 11, the third dielectric layer 14, the conductive layer 15, the gate 16 of the sampling transistor, the sixth The electrical layer 17, the metal address bus 18.

Сток элемента памяти соединен с истоком транзистора выборки, сток которого подключен к адресной шине 18. Транзистор выборки включает подзатворную диэлектрическую область 14, затворы 16, стоковые и истоковые области 7. Элементы памяти состоят из подзатворных диэлектрических слоев 9 и 10, слоев 11 и 13 поликремния, проводящего слоя 15, стоковых и истоковых p-n-переходов - слоев 7 и 8. The drain of the memory element is connected to the source of the sampling transistor, the drain of which is connected to the address bus 18. The sampling transistor includes a gate dielectric region 14, gates 16, drain and source regions 7. The memory elements consist of gate dielectric layers 9 and 10, polysilicon layers 11 and 13 , conductive layer 15, runoff and source pn junctions - layers 7 and 8.

Элемент памяти можно разделить на две области: область считывания, в которой плавающий затвор расположен на поверхности первого диэлектрического слоя 9 и в который происходит считывание логической информации; область записи, в которой плавающий затвор расположен на втором диэлектрическом слое 10 и в которой происходит запись-стирание логической информации. Соответственно плавающие затворы имеют области считывания и записи-стирания логической информации. The memory element can be divided into two areas: a reading area in which a floating gate is located on the surface of the first dielectric layer 9 and into which logical information is read; a recording region in which the floating gate is located on the second dielectric layer 10 and in which the recording and erasing of logical information occurs. Accordingly, floating gates have read and write-erase areas of logical information.

Толщина диэлектрического слоя 12 между двумя слоями 11 и 13 поликремния выбрана менее 10 нм, что не обеспечивает электрической изоляции, т.е. плавающие слои 11 и 13 можно рассматривать как электрически единую систему. The thickness of the dielectric layer 12 between the two layers of polysilicon 11 and 13 is selected less than 10 nm, which does not provide electrical insulation, i.e. floating layers 11 and 13 can be considered as an electrically integrated system.

Толщина слоя 12 более 10 нм приведет к электрической изоляции верхней и нижней частей плавающих затворов и соответственно к отсутствию записи-стирания логической информации в элементах памяти накопителя. The thickness of the layer 12 of more than 10 nm will lead to electrical isolation of the upper and lower parts of the floating gates and, accordingly, to the absence of write-erase of logical information in the memory elements of the drive.

Плавающие затворы могут быть выполнены в виде нескольких последовательно нанесенных слоев из поликристаллического кремния, между которыми расположены диэлектрические слои. Floating gates can be made in the form of several successively deposited layers of polycrystalline silicon, between which there are dielectric layers.

Сущность работы накопителя состоит в следующем. В режиме электрического программирования (записи или стирания) происходит изменение состояния (проводящее или непроводящее только в выбранных элементах памяти. The essence of the drive is as follows. In the electric programming mode (recording or erasing), a state change occurs (conducting or non-conducting only in selected memory elements.

Стирание логической информации (лог."1") осуществляется подачей высокого (15-20 В) потенциала на выбранный слой 15 и затвор 16 ключа выборки, адресные металлические шины 18 заземляют. Erasing the logical information (log. "1") is carried out by applying a high (15-20 V) potential to the selected layer 15 and the shutter 16 of the sampling key, the address metal bus 18 is grounded.

За счет высокой напряженности электрического поля во втором диэлектрическом слое 10 электроны туннелируют из области 5 через слой 10 и захватываются плавающим затвором, в результате чего происходит увеличение порогового напряжения элемента памяти. Due to the high electric field strength in the second dielectric layer 10, electrons tunnel from region 5 through layer 10 and are captured by the floating gate, resulting in an increase in the threshold voltage of the memory element.

Запись логической информации (лог."0") осуществляется подачей высокого потенциала (18 В) на выбранную адресную металлическую шину 18 и затвор 16 транзистора выборки, на истоковую диффузионную область 8 подают низкий (3-4 В) потенциал, слои 15 заземляют. Logical information (log. "0") is recorded by applying a high potential (18 V) to the selected address metal bus 18 and gate 16 of the sampling transistor, low (3-4 V) potential is applied to the source diffusion region 8, layers 15 are grounded.

Высокий потенциал с адресной металлической шины 18 через канал МДП-транзистора выборки передается на диффузионную область 5, расположенную под вторым диэлектрическим слоем 10. Под действием высокой напряженности электрического поля в диэлектрическом слое 10 электроны из плавающего затвора через диэлектрический слой 10 туннелируют в диффузионную область 5. В результате удаления электронов из плавающего затвора происходит уменьшение порогового напряжения элемента памяти. The high potential from the address metal bus 18 is transmitted through the channel of the MOS transistor to the diffusion region 5 located under the second dielectric layer 10. Under the action of a high electric field in the dielectric layer 10, electrons from the floating gate tunnel through the dielectric layer 10 into the diffusion region 5. As a result of the removal of electrons from the floating gate, the threshold voltage of the memory element decreases.

При считывании информации на слой 15 и затвор 16 транзистора выборки накопителя подают потенциал 2,5-4 В, на адресные металлические шины 18 - потенциал 1-2 В, истоковую диффузионную область 8 заземляют. When reading information, a potential of 2.5-4 V is applied to the layer 15 and the gate 16 of the transistor of the drive sample, a potential of 1-2 V is applied to the address metal buses 18, the source diffusion region 8 is grounded.

Протекание тока через элемент памяти соответствует нулевому состоянию, отсутствие тока - единичному состоянию. The flow of current through the memory element corresponds to the zero state, the absence of current to a single state.

Через невыбранные элементы памяти ток не протекает, так как у них считывающее напряжение или на адресной металлической шине 18, или на слое 15, или на затворе 16 ключа выборки равно нулю. No current flows through the unselected memory elements, since they have a sensing voltage either on the address metal bus 18, or on the layer 15, or on the gate 16 of the sample key, equal to zero.

Использование структуры плавающих затворов, включающей два слоя 11 и 13 поликристаллического кремния, между которыми расположен диэлектрический слой 12 толщиной менее 10 нм, обеспечивает увеличение времени хранения информации, циклической стойкости за счет устранения поликремниевых острий на границе диэлеткрический слой 10 - плавающий затвор, пролегирования диэлектрического слоя 10 из слоя 11 поликристаллического кремния, из которого выполнены затворы, уменьшения поверхностных состояний на границе раздела диэлектрический слой 10 - плавающий затвор. Using the structure of floating gates, including two layers 11 and 13 of polycrystalline silicon, between which a dielectric layer 12 with a thickness of less than 10 nm is located, provides an increase in the storage time of information, cyclic resistance due to the elimination of polysilicon tips at the interface, dielectric layer 10 - a floating gate, passing dielectric layer 10 from a layer 11 of polycrystalline silicon, from which the gates are made, reducing surface states at the interface, the dielectric layer 10 is floating th shutter.

Это связано с тем, что в процессе высокотемпературных обработок рекристаллизация слоев 11 и 15 поликристаллического кремния, разделенных диэлектрическим слоем 12, будет различна. Слой 15 будет иметь большое зерно, зерна слоев не будут иметь общих границ, пронизывающих плавающий затвор от верхней границы до диэлектрического слоя 16. В результате этого высокая концентрация фосфора на границе диэлектрический слой 10 - плавающий затвор в местах границ зерен исключается. Диэлектрический слой 12 между двумя поликристаллическими слоями 11 и 13 обеспечит меньшую концентрацию фосфора в слое 11 плавающего затвора, поскольку будет служить маской. Малое зерно слоя 11 поликристаллического кремния исключит появление поликремниевых острий на границе раздела диэлектрический слой 10 - плавающий затвор. This is due to the fact that during high-temperature treatments, the recrystallization of polycrystalline silicon layers 11 and 15 separated by a dielectric layer 12 will be different. Layer 15 will have a large grain, the grains of the layers will not have common boundaries penetrating the floating gate from the upper boundary to the dielectric layer 16. As a result, a high concentration of phosphorus at the boundary of the dielectric layer 10 — the floating gate at the grain boundary points is excluded. The dielectric layer 12 between the two polycrystalline layers 11 and 13 will provide a lower concentration of phosphorus in the layer 11 of the floating gate, since it will serve as a mask. A small grain of the polycrystalline silicon layer 11 will exclude the appearance of polysilicon tips at the interface of the dielectric layer 10 - a floating gate.

Выполнение структуры затворов в виде нескольких нанесенных пар, из которых одна пара включает последовательное расположение слоев диэлектрического и поликристаллического кремния, обеспечивает более равномерное распределение фосфора в плавающем затворе, позволит полностью исключить вероятность пролегирования диэлектрического слоя 10 фосфором, исключить создание острий, обеспечить низкую плотность поверхностных состояний на границе плавающий затвор - диэлектрический слой 10. The implementation of the structure of the gates in the form of several deposited pairs, of which one pair includes a sequential arrangement of layers of dielectric and polycrystalline silicon, ensures a more uniform distribution of phosphorus in the floating gate, completely eliminates the possibility of doping of the dielectric layer 10 with phosphorus, eliminates the formation of points, and ensures a low density of surface states on the border of the floating gate - dielectric layer 10.

Диэлектрический слой 12 целесообразно расположить на части затвора - в области записи-стирания логической информации, т.е. в той области, которая является ответственной за циклическую стойкость и время хранения информации. Это необходимо для уменьшения сопротивления плавающего затвора в области считывания, что, в свою очередь, приведет к улучшению характеристик элемента памяти и увеличению крутизны межпороговой зоны (разницы напряжений лог."0" и "1"). It is advisable to arrange the dielectric layer 12 on a part of the shutter — in the recording-erasing area of logical information, i.e. in the area that is responsible for cyclic durability and information storage time. This is necessary to reduce the resistance of the floating gate in the reading area, which, in turn, will improve the characteristics of the memory element and increase the steepness of the inter-threshold zone (voltage difference log. "0" and "1").

Claims

1. MEMORY ELEMENT FOR A PERMANENT MEMORY DEVICE, comprising a semiconductor substrate of the first type of conductivity, first, second and third diffusion regions of the second type of conductivity located in the surface layer of the semiconductor substrate, the third diffusion region being adjacent to the second diffusion region, the first dielectric layer, located on the surface of the semiconductor substrate between the first and second diffusion regions, the second dielectric layer located on the surface of the semiconductor substrate over the third diffusion region, the first polysilicon layer located on the first and second dielectric layers, the third dielectric layer, the conductive layer located on the third dielectric layer, characterized in that, in order to increase the number of reprogramming cycles of the memory element, it contains a fourth a dielectric layer and a second polysilicon layer successively located between the first polysilicon layer and the third dielectric layers, the thickness of the four the dielectric layer is not more than 10 nm.

2. The element according to claim 1, characterized in that, in order to increase the reliability of the memory element, the fourth dielectric layer is located above the second dielectric layer.