RU143865U1

RU143865U1 - DECODING TEXT INFORMATION BY COMPRESSED CODE SEQUENCE

Info

Publication number: RU143865U1
Application number: RU2014102155/08U
Authority: RU
Inventors: Евгений Сергеевич Тарасов
Original assignee: Евгений Сергеевич Тарасов
Priority date: 2014-01-23
Filing date: 2014-01-23
Publication date: 2014-08-10

Abstract

Декодирующее устройство текстовой информации сжатой кодовой последовательностью содержит входную информационную шину, шины первого и второго маркеров, демультиплексор, семиразрядный регистр, RS-триггер, смеху "И", тактовый генератор, делитель частоты на два, выходную двух-восьмиразрядную шину и выходную шины первого разряда со следующими соединениями: входная шина соединена с семиразрядным регистром, выход которого образует выходную со второго по восьмой разрядную шину, входные шины первого и второго маркеров объединены и соединены с первым входом демультиплексора, первый выход которого соединен с R-входом RS-триггера, второй выход - с его S-входом, а прямой выход RS-триггера соединен с первым входом схемы "И", тактовый генератор первым выходом соединен с втором - управляющим - входом демультиплексора, а первым выходом через делитель частоты на два - с управляющим входом семиразрядного регистра и со втором входом схемы "И", выход которой является выходом первого разряда декодирующего устройства.The decoded text information device contains a compressed code sequence, an input information bus, first and second marker buses, a demultiplexer, a seven-bit register, an RS trigger, an “I” laugh, a clock generator, a frequency divider into two, an output two-eight-bit bus, and an output bus of the first category with the following connections: the input bus is connected to a seven-bit register, the output of which forms the output from the second to eighth bit bus, the input buses of the first and second markers are combined and connected to the first input of the demultiplexer, the first output of which is connected to the R-input of the RS-flip-flop, the second output - with its S-input, and the direct output of the RS-flip-flop is connected to the first input of the "AND" circuit, the clock generator is connected to the second - control by the first output - demultiplexer input, and the first output through a frequency divider into two - with the control input of the seven-bit register and with the second input of the "I" circuit, the output of which is the output of the first discharge of the decoding device.

Description

Полезная модель относится к электронной технике, а именно к вычислительной технике - системам передачи кодированной информации в виде двоичных сигналов.The utility model relates to electronic technology, namely to computer technology - systems for transmitting encoded information in the form of binary signals.

Данная система предназначена для приема символов в виде двоичных чисел и может быть использована при передачи данных от одного компьютера на другой при сжатии кодовой последовательности.This system is designed to receive characters in the form of binary numbers and can be used to transfer data from one computer to another when compressing a code sequence.

Общей проблемой (задачей) передачи и соответственно приема кодированной информации является повышение скорости передачи информации.A common problem (task) of transmitting and accordingly receiving encoded information is to increase the speed of information transfer.

Известен патент РФ №2386210 «Способ сжатия данных», способ сжатия данных осуществляется с помощью кодера. В первом блоке памяти и кодера хранятся предварительно записанные кодовые комбинации (КК₁) с числом разрядов n, где n=2, 3, 4…, представляющие собой полный набор возможных входных кодовых комбинаций (КК). Во втором блоке памяти кодера хранятся предварительно записанные кодовые комбинации КК₂, однозначно соответствующие КК₁, с числом разрядов, меньшим или таким же, как в КК₁. Входной поток данных разделяют на КК с одинаковым числом разрядов n. КК последовательно вводят в кодер, идентифицируют путем сравнения с КК₁, отображают соответствующий выходной кодовой комбинацией КК₂. КК₂ представляют собой последовательность групп с одинаковым числом разрядов т в каждой. Совокупное число кодовых комбинаций КК₂-mⁿ, где m=2, 3, 4…, n=1, 2, 3… Число последовательных групп КК определяют как m^n-1, m^n-2… Разрядность КК₂ в группе выравнивают за счет добавления незначащего нуля перед кодовой комбинацией.Known RF patent No. 2386210 "Data compression method", the data compression method is carried out using an encoder. The first memory block and encoder store pre-recorded code combinations (CC ₁ ) with the number of bits n, where n = 2, 3, 4 ..., which are a complete set of possible input code combinations (CC). In the second memory block of the encoder, pre-recorded code combinations of KK ₂ are stored, uniquely corresponding to KK ₁ , with the number of bits less or the same as in KK ₁ . The input data stream is divided into QC with the same number of bits n. QC is sequentially introduced into the encoder, identified by comparison with QC ₁ , the corresponding output code combination of QC _{2 is} displayed. KK ₂ are a sequence of groups with the same number of digits m in each. The total number of code combinations QC ₂ -m ⁿ , where m = 2, 3, 4 ..., n = 1, 2, 3 ... The number of consecutive QC groups is defined as m ^n-1 , m ^n-2 ... The bit depth of QC ₂ in the group is equalized by adding an insignificant zero before the code combination.

Недостатком устройства по этому патенту является схемная сложность, что затрудняет его применение, также не может передавать наборов кодовых комбинаций объединенных, маркером.The disadvantage of the device according to this patent is circuit complexity, which makes it difficult to use, and also cannot transmit sets of code combinations combined with a marker.

Его недостатком является еще большая схемная сложность, что повышает его стоимость и снижает надежность, также проблематичность при передаче и соответственно приеме данных предлагаемой кодовой последовательностью.Its disadvantage is even greater circuit complexity, which increases its cost and reduces reliability, as well as the difficulty in transmitting and accordingly receiving data by the proposed code sequence.

Известен широко применяемый американский стандартный код АSСП для обмена информацией в виде двоичных чисел, предназначенный для представления текстовой передачи данных между компьютерами - ПРОТОТИП.The well-known American standard ASSP code for exchanging information in the form of binary numbers, designed to represent textual data transfer between computers, is known as PROTOTYPE.

Данный код относится к группе первичных кодов, т.к. в нем каждая кодовая комбинация является разрешенной [2]. Кроме этого, данный код является равномерным, т.к. все кодовые комбинации имеют одинаковую длину [1]. Все кодовые комбинации этого кода являются 8-и битными. Основание кода, т.е. количество значений, которое может принимать каждый бит [1], равно двум.This code belongs to the group of primary codes, as in it, each code combination is allowed [2]. In addition, this code is uniform, because all code combinations have the same length [1]. All code combinations of this code are 8-bit. The base of the code, i.e. the number of values that each bit [1] can take is two.

Следует заметить, что данный код является безрегистровым. Регистр - это совокупность знаков алфавита, объединенных по какому-либо признаку [1]. Примером регистрового кода является код МТК-2, в котором организовано 3 регистра. Таким образом, знаки разных регистров кодируются одной кодовой комбинацией [1]. В коде ASCII каждая кодовая комбинация определяет какой-либо свой отдельный символ.It should be noted that this code is case-free. Register - a collection of characters of the alphabet, united by any attribute [1]. An example of a register code is the MTK-2 code, in which 3 registers are organized. Thus, the characters of different registers are encoded by one code combination [1]. In ASCII code, each code combination defines its own individual character.

Техническим результатом полезной модели является простота реализации с одновременным уменьшением времени передачи и приема текстовой информации.The technical result of the utility model is ease of implementation while reducing the transmission and reception of textual information.

Для решения поставленной задачи предлагается декодирующее устройство текстовой информации сжатой кодовой последовательностью содержит входную информационную шину, шины первого и второго маркеров, демультиплексор, семиразрядный регистр, Ы8-триггер, смеху «И», тактовый генератор, делитель частоты на два, выходную двух-восьмиразрядную шину и выходную шины первого разряда со следующими соединениями: входная шина соединена с семиразрядным регистром, выход которого образует выходную со второго по восьмой разрядную шину, входные шины первого и второго маркеров объединены и соединены с первым входом демультиплексора, первый выход которого соединен с R-входом RS-триггера, второй выход - с его S-входом, а прямой выход RS-триггера соединен с первым входом схемы «И», тактовый генератор первым выходом соединен с втором - управляющим - входом демультиплексора, а первым выходом через делитель частоты на два - с управляющим входом семиразрядного регистра и со втором входом схемы «И», выход которой является выходом первого разряда декодирующего устройства.To solve this problem, a text information decoding device with a compressed code sequence is provided that contains an input information bus, buses of the first and second markers, a demultiplexer, a seven-bit register, an Y8 trigger, an “I” laugh, a clock generator, a frequency divider into two, an output two-eight-bit bus and an output bus of the first category with the following connections: the input bus is connected to a seven-bit register, the output of which forms the output from the second to the eighth bit bus, the input buses are first of the second and second markers are combined and connected to the first input of the demultiplexer, the first output of which is connected to the R-input of the RS-trigger, the second output is connected to its S-input, and the direct output of the RS-trigger is connected to the first input of the “I” circuit, clock the first output is connected to the second - control - input of the demultiplexer, and the first output through a frequency divider into two - with the control input of the seven-bit register and to the second input of the "I" circuit, the output of which is the output of the first discharge of the decoding device.

На фиг. приведена структурная электрическая схема декодирующего устройства передачи данных на которой изображено: 1 - семиразрядный регистр, 2 - демультиплексор, 3 - RS-триггер, 4 - схема «И», 5 - тактовый генератор, 6 - делитель частоты на 2, вход 1 (первого маркера), вход 2 (второго маркера), вход 3 - кодируемый вход, вид этой входной кодируемой последовательности, см. заявка №2013156092 от 17.12.2013 «Кодирующее устройство».In FIG. The structural electrical circuit of a data decoding device is shown which shows: 1 - seven-digit register, 2 - demultiplexer, 3 - RS-trigger, 4 - “I” circuit, 5 - clock generator, 6 - frequency divider by 2, input 1 (first marker), input 2 (second marker), input 3 - encoded input, type of this input encoded sequence, see application No. 2013156092 dated 12/17/2013 “Encoding device”.

Схема на фиг. имеет следующие соединения. Входная сжатая двоичная кодовая последовательность соединена с входами семиразрядного регистра, входы первого и второго маркера объединены и соединены с первым входом демультиплексора 2, первый и второй выходы которого соединены с S и R входами триггера 3 соответственно, прямой выход которого соединен с первым входом схемы «И» 4, тактовый генератор 5 первым выходом соединен с вторым входом демультиплексора 2, а вторым выходом - с делителем частоты 6, выход которого соединен с вторым входом схемы «И» 4 и с входом управления семиразрядного регистра 1, выходные разряды 2-8 его являются информационным выходом декодера - выход 2, а выход 1 декодера является его The circuit of FIG. has the following compounds. The input compressed binary code sequence is connected to the inputs of the seven-bit register, the inputs of the first and second marker are combined and connected to the first input of the demultiplexer 2, the first and second outputs of which are connected to the S and R inputs of trigger 3, respectively, the direct output of which is connected to the first input of the AND circuit "4, the clock generator 5 is connected to the second input of the demultiplexer 2 by the first output and a frequency divider 6 to the second output, the output of which is connected to the second input of the I circuit 4 and to the control input of the seven-bit reg page 1, output bits 2-8 of it are the information output of the decoder - output 2, and output 1 of the decoder is it

Сжатая двоичная последовательность поступает на входы 3 и два декодера. На вход 1 демультиплексора 2 в последовательном коде поступает объединенный маркер, а на вход 3 семиразрядного регистра 1 в параллельном коде - семиразрядная кодовая комбинация, которая записывается в семиразрядный регистр 1. Работает регистр 1 под действием тактовых импульсов, которые поступают с выхода делителя частоты 2.The compressed binary sequence is fed to inputs 3 and two decoders. The combined marker is supplied to the input 1 of demultiplexer 2 in the serial code, and the seven-bit code combination, which is written to the seven-bit register 1, is fed to the input 3 of the seven-bit register 1 in the parallel code. Register 1 operates under the action of clock pulses from the output of the frequency divider 2.

Маркер поступает на вход 1 демодулятора 2. На его вход 2 поступает тактовая последовательность с выхода 1 тактового генератора 5. Тактовая частота предназначена для поочередного подключения входа 1 демультиплексора 2 к его выходам 1 и 2. Тактовая последовательность имеет тактовую частоту в два раза больше, чем частота поступления кодовых комбинаций на вход кодера. Таким образом, единичные элементы маркера распределяются по двум выходам демультиплексора 2.The marker is fed to input 1 of demodulator 2. At its input 2, a clock sequence is output from output 1 of clock generator 5. The clock frequency is used to alternately connect input 1 of demultiplexer 2 to its outputs 1 and 2. The clock sequence has a clock frequency twice that the frequency of receipt of code combinations at the input of the encoder. Thus, the individual elements of the marker are distributed on two outputs of the demultiplexer 2.

Допустим, на выходах демультиплексора 2 образуется маркер вида 10. В результате работы демультиплексора 2 на его выходе 1 будет единица, а на выходе 2 - ноль. К выходам демультиплексора 2 подключен RS-триггер 3, выход 1 демультиплексора 2 подключен к входу S триггера 3, а выход 2 подключен к входу R. Так как на вход 8 подается единица, то триггер 3 опрокидывается в единичное состояние, т.е на выходе триггера 3 будет единица. Она в свою очередь подается на вход схемы «И» 4, которая играет роль ключа для подключения выхода делителя частоты 6 на 2 к выходу 1 декодера. Таким образом, тактовая последовательность с выхода делителя частоты 6 на 2 будет поступать на выход 1 схемы декодера. Длительность единичного элемента на выходе 2 декодера будет равна длительности информационного единичного элемента входной кодовой комбинации. Частота поступления единичных элементов на выход 1 равняется частоте поступления кодовых комбинаций на вход 3 декодера. Одновременно, с выхода семиразрядного регистра 1, в параллельном коде, кодовая комбинация считывается на выход 2 декодера. Таким образом, на выходе декодера сформируется исходная восьмиразрядная кодовая комбинация, с восстановленным старшим битом.Suppose a marker of type 10 is formed at the outputs of demultiplexer 2. As a result of the work of demultiplexer 2, output 1 will be one, and output 2 will be zero. An RS-trigger 3 is connected to the outputs of demultiplexer 2, output 1 of demultiplexer 2 is connected to input S of trigger 3, and output 2 is connected to input R. Since unit 8 is supplied to input 8, trigger 3 capsizes to a single state, i.e., at the output trigger 3 will be one. It, in turn, is fed to the input of the And circuit 4, which plays the role of a key for connecting the output of the 6 by 2 frequency divider to the output 1 of the decoder. Thus, the clock sequence from the output of the 6 by 2 frequency divider will go to the output 1 of the decoder circuit. The duration of a single element at the output 2 of the decoder will be equal to the duration of the information unit element of the input code combination. The frequency of receipt of single elements at output 1 is equal to the frequency of receipt of code combinations at input 3 of the decoder. At the same time, from the output of the seven-bit register 1, in a parallel code, the code combination is read to the output 2 of the decoder. Thus, at the decoder output, the original eight-bit code combination with the restored high bit is formed.

Если на вход 1 демультиплексора 2 снова поступит маркер 10, то состояние триггера 3 не изменится и на выходе 1 декодера, с каждым тактом, будет формироваться единица.If marker 10 arrives at input 1 of demultiplexer 2 again, then the state of trigger 3 will not change and one will be formed at output 1 of the decoder, with each clock cycle.

Если на выходах демультиплексора 2 образуется маркер вида 01, то единица появится на выходе 2 демультиплексора 2, которая поступит на вход R триггера 3. В результате триггер опрокинется в нулевое состояние и на его выходе появится ноль, который запрет схему «И» 4. Тогда тактовая последовательность на выход 1 декодера поступать не будет. Следовательно на выходе декодера будет формироваться восьмиразрядная кодовая комбинация, в которой старший разряд равен нулю.If a marker of type 01 is formed at the outputs of demultiplexer 2, then a unit will appear at output 2 of demultiplexer 2, which will be fed to input R of trigger 3. As a result, the trigger will tip over to zero and a zero will appear on its output, which prohibits the “And” circuit 4. Then the clock sequence will not be output to decoder 1. Therefore, an eight-bit code pattern will be generated at the decoder output, in which the most significant bit is zero.

Claims

The decoded text information device contains a compressed code sequence, an input information bus, first and second marker buses, a demultiplexer, a seven-bit register, an RS trigger, an “I” laugh, a clock generator, a frequency divider into two, an output two-eight-bit bus, and an output bus of the first category with the following connections: the input bus is connected to a seven-bit register, the output of which forms the output from the second to eighth bit bus, the input buses of the first and second markers are combined and connected to the first input of the demultiplexer, the first output of which is connected to the R-input of the RS-flip-flop, the second output - with its S-input, and the direct output of the RS-flip-flop is connected to the first input of the "AND" circuit, the clock generator is connected to the second - control by the first output - demultiplexer input, and the first output through a frequency divider into two - with the control input of the seven-bit register and with the second input of the "I" circuit, the output of which is the output of the first discharge of the decoding device.