PL94456B1 - Uklad sterowania konwertera analogowo-cyfrowego przeznaczonego do pracy wedlug metody kolejnych przyblizen - Google Patents

Uklad sterowania konwertera analogowo-cyfrowego przeznaczonego do pracy wedlug metody kolejnych przyblizen Download PDF

Info

Publication number
PL94456B1
PL94456B1 PL17222074A PL17222074A PL94456B1 PL 94456 B1 PL94456 B1 PL 94456B1 PL 17222074 A PL17222074 A PL 17222074A PL 17222074 A PL17222074 A PL 17222074A PL 94456 B1 PL94456 B1 PL 94456B1
Authority
PL
Poland
Prior art keywords
flip
analog
control system
digital converter
flop
Prior art date
Application number
PL17222074A
Other languages
English (en)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed filed Critical
Priority to PL17222074A priority Critical patent/PL94456B1/pl
Publication of PL94456B1 publication Critical patent/PL94456B1/pl

Links

Landscapes

  • Analogue/Digital Conversion (AREA)

Description

Przedmiotem wynalazku jest uklad sterowania konwertera analogowo-cyfrowego przeznaczonego do pracy wedlug metody kolejnych przyblizen.
Znane konstrukcje ukladów sterowania dla konwerterów analogowo-cyfrowych pracujacych wedlug metody kolejnych przyblizen (kompensacji wagowej) wykorzystuja lancuchowe polaczenie przerzutników oraz bramek logicznych tworzacych uklad wybierania sekwencyjnego dla konwertera cyfrowo-analogowego oraz zespól przerzutników stanowiacych rejestr kolejnych wyników przejsciowych. Przez polaczenie funkcji ukladu wybierania i przechowywania wyników mozliwe jest uzyskanie ukladu sterowania opisanego przez R.J. Manna (Electronics, Nov. 22,1971). Sklada sie on z lancucha przerzutników J-K stanowiacego rejestr przesuwajacy w którym dzieki sprzezeniom zwrotnym uzyskanym przez szeregowe polaczenie bramek logicznych uzyskuje sie zapamietywanie posrednich wyników przetwarzania w tych samych przerzutnikach. Uklad ten posiada wady uniemozliwiajace jego prace w ukladach szybkich konwerterów. Wady te polegaja na wystepowaniu zaklócen spowodowanych propagacja sygnalów w sieci sprzezenia zwrotnego zarówno w czasie wykonywania pomiaru, jak i w czasie powrotu ukladu do stanu wyjsciowego.
Celem wynalazku jest skonstruowanie ukladu sterowania konwertera pracujacego wedlug metody kolejnych przyblizen w którym nie wystepuja opisane zaklócenia.
Istota ukladu sterowania konwertera analogowo-cyfrowego wedlug wynalazku polega na wprowadzeniu w sieci sterowania dodatkowego polaczenia skracajacego droge dla sygnalów sprzezenia zwrotnego celem wykorzystania go w najbardziej krytycznych chwilach propagacji sygnalów przy zmianach stanów ukladu.
Uklad sterowania wedlug wynalazku zapewnia duza szybkosc przetwarzania eliminujac jednoczesnie ograniczenia wynikajace z czasów propagacji w galeziach sprzezenia zwrotnego.2 94 456 Wynalazek zostanie blizej objasniony na przykladzie wykonania przedstawionym na rysunku, na którym zamieszczony jest schemat blokowy ukladu sterowania konwertera analogowo-cyfrowego.
Jak pokazano na rysunku uklad sterowania wedlug wynalazku sklada sie z kaskadowego polaczenia jednakowych czlonów E, F, G, H ..., zbudowanych kazdy z przerzutnika odpowiednio AF, AF, Aq , AH ... typu J—K oraz zdwóch bramek logicznych odpowiednio Be i De, Bf iDF, Bq iDG, Bh iDH,... Czlony te polaczone sa ze soba w ten sposób, ze kazde z nich jest polaczone swymi wyjsciami z dwoma poprzedzajacymi czlonami lancucha oraz z jednym nastepnym. \ Czlon F ukladu sterowania konwertera analogowo-cyfrowego pracujacego wedlug metody kolejnych przyblizen stanowi polaczenie przerzutnika Ap typu J—K i bramek logicznych Bp i Dp tworzacych uklad sumy logicznej, z tym, ze bramka BF ma trzy wejscia 3, 4 i 5, jej wyjscie laczy sie z wejsciem bramki Dp a wyjscie bramki Dp stanowi wyjscie ukladu sumy logicznej. Wejscie 4 ukladu sumy logicznej Bp polaczone jest przewodem 8 z wejsciami przygotowujacymi Ji i K<| przerzutnika Aq typu J—K oraz z wyjsciem Q kolejnego czlonu H lancucha, drugie wejscie 5, natomiast, jest polaczone przewodem 7 z wyjsciem Q przerzutnika A<- nastepnego czlonu G, zas trzecie wejscie 3 wspomnianej logicznej sumy BF polaczone jest przewodem 2 z wejsciami J3 i K2 przerzutnika Aq nastepnego czlonu G. Wyjscie logicznej bramki Dp jest polaczone z drugimi wejsciami przygotowujacymi J3 i K2 przerzutnika Ap, stanowiac jednoczesnie wyjscie do poprzedzajacego czlonu E. Pozostale wejscia przygotowujace przerzutnika AF stanowia wejscia czlonu F dla sygnalu z czlonu poprzedzajacego E oraz polaczenia 9 z odpowiedzia komparatora. Wyjscia przerzutnika AF :Q stanowi wyjscie do nastepnego czlonu G a wyjscie Q do czlonu poprzedzajacego E.
Do wejscia 10 kazdej logicznej sumy DE, DF, Dc, Dh ••• doprowadzany jest przewodem 12 sygnal ustawiajacy, przy jednoczesnym doprowadzaniu tego sygnalu przewodem 11 do wejscia 5 kazdego przerzutnika AF, AF, AG, AH poszczególnych czlonów E, F, G, H ....
Wyjscie Q poprowadzone przewodem 6 doprowadzone z kolei do wejscia konwertera cyfrowo-analogowego stanowiacego podzespól odniesienia w konwerterze analogowo-cyfrowym stanowi wyjscie 1 ukladu wedlug wynalazku.
Powtarzalne czlony sterowania polaczone ze soba stanowia rejestr sterujaco-pamietajacy, w którym przerzutniki spelniaja role elementów wyznaczajacych kolejne etapy cyklu przetwarzania tworzac rejestr przesuwajacy, natomiast po spelnieniu roli ukladu wybierajacego przerzutniki te, dzieki polaczeniu z nastepnymi czlonami przeksztalcaja sie w elementy rejestru roboczego, w którym zapamietywany jest wynik przetwarzania.
Zadaniem ukladu sterowania konwertera analogowo-cyfrowego pracujacego wedlug metody kolejnych przyblizen jest wytwarzanie w kolejnych taktach zegara sterujacego sygnalów cyfrowych dla wspólpracujacego konwertera cyfrowo-analogowego stanowiacych kolejne przyblizenia cyfrowego równowaznika mierzonego napiecia wejsciowego. Sygnaly te tworzone sa w ten sposób, ze w kolejnych taktach zegara wpisuje sie wartosc „1" do kolejnych wejsc konwertera cyfrowo-analogowego zaczynajac od najbardziej znaczacego (pierwszego) i w zaleznosci od wyniku porównania przez komparator napiecia wytworzonego przez konwerter c/a z napieciem wejsciowym ustala sie wartosc danego bitu dla nastepnych taktów procesu przetwarzania.
Dla 4-bitowego konwertera analogowo-cyfrowego kolejne sygnaly sterujace mozna przedstawic w postaci tablicy. 1. 2. 3. 4. . 6. 7. 8. 1 takt 1000 1000 1000 1000 1000 1000 1000 1000 p 1 1 1 1 0 0 0 0 2 takt 0100 0100 0100 0100 1100 1100 1100 1100 p 1 1 0 0 1 1 0 0 3 takt 0010 0010 0110 0110 1010 1010 1110 1110 p 1 0 1 0 1 0 1 0 4 takt 0001 0011 0101 0111 1001 1011 1101 1111 Praca ukladu sterowania rozpoczyna sie od ustawienia przerzutników AF, AF, Aq , AH ... w czlonach E, F, Gj H zgodnie z tablica tj. przerzutnik AE w czlonie E wstan „1", natomiast przerzutniki w czlonach F, G, H wstan „0", co odpowiada stanowi wysokiemu na wyjsciach Q wszystkich przerzutników za wyjatkiem pierwszego. Ustawienie przerzutników ukladu sterujacego w stan wyjsciowy powoduje wysterowanie zwiazanego konwertera c/a do pierwszego stanu odniesienia 1000.94 456 3 W zaleznosci od wyniku porównania na wejsciu 9 z komparatora pojawi sie sygnal logiczny „1" lub „0".
Pierwszy impuls zegarowy po ustawieniu stanu poczatkowego podany na wejscie zegarcwe C przerzutników powoduje zmiane stanu przerzutnika Af w czlonie F z „0" na „1", bowiem stan wszystkich wejsc przygotowujacych K jest wysoki, a stan wejscia J2 nie ma wplywu na zmiane stanu przerzutnika J—K ze stanu „1" do „0". W czlonie E zmiana stanu przerzutnika Ae uzalezniona jest od sygnalu z komparatora doprowadzanego przewodem 9. W ten sposób po pierwszym impulsie zegarowym stan przerzutników w kolejnych czlonach bedzie odpowiadal poz. 1—4 lub 5—8 tablicy. Przerzutniki w czlonach G i H nie zmieniaja swego stanu, bowiem jest on zgodny ze stanem wejsc przygotowujacych K.
Wpisanie stanu „1" do drugiego czlonu powoduje natychmiastowe zablokowanie wejsc J—K stopnia poprzedzajacego przez podanie poziomu „0" z wyjscia 7 na wejscie 5 stopnia poprzedzajacego oraz z opóznieniem równym propagacji przez uklad bramek B i D. Kolejny impuls zegarowy powoduje przesuniecie „1" do czlonu G w analogiczny sposób jak poprzednio. Wpisanie „1" do przerzutnika AG w czlonie G powoduje natychmiastowe zablokowanie wejsc G J—K stopnia poprzedzajacego, a jednoczesnie podanie sygnalu blokujacego na wejscie 5 sumy BF czlonu F lancucha. Poniewaz zbocze opadajace na wyjsciu przerzutnika ma mniejsze opóznienie niz zbocze narastajace wzgledem zegara, w lancuchu sprzezenia zwrotnego skladajacego sie z elementów B iD poszczególnych czlonów praktycznie istnieje stan blokady nie zaklócony propagacjami sygnalów przy zmianach stanów obydwu sasiednich przerzutników.

Claims (2)

Zastrzezenia patentowe
1. Uklad sterowania konwertera analogowo-cyfrowego pracujacego wedlug metody kolejnych przyblizen, skladajacy sie z szeregu kaskadowo polaczonych jednakowych czlonów sterowania, znamienny t y m, ze wyjscie (Q) przerzutnika (AF) kazdego czlcnu nastepnego, (F), jest polaczone bezposrednio z jednym z wejsc (J) i jednym z wejsc (K) przerzutnika (AE) czlonu poprzedniego, (E), w celu dodatkowego polaczenia tych obydwu czlonów dla wyeliminowania wplywu propagacji sygnalów impulsowych przez bramki logiczne (B) i (D).
2. Uklad sterowania konwertera analogowo-cyfrowego pracujacego wedlug metody kolejnych przyblizen, skladajacy sie z szeregu kaskadowo polaczonych jednakowych czlonów sterowania, znamienny tym, ze dodatkowe wejscie logicznej bramki (D) kazdego czlonu polaczone jest z ustawiajacym wejsciem (11) przerzutnika (A) w kazdym czlonie, na które podawany jest sygnal zerujacy po zakonczeniu pomiaru, dzieki czemu uzyskuje sie zmniejszenie czasu dzialania ukladu przy zerowaniu.94 456 r .fL D» \io M In.ho Tal 42 M i±T \su\ 101 fflr& Wt« lC\T "£/' i \~£s~ i J I Prac. Poligraf. UP PRL naklad 120+18 Cena 10 zl
PL17222074A 1974-06-26 1974-06-26 Uklad sterowania konwertera analogowo-cyfrowego przeznaczonego do pracy wedlug metody kolejnych przyblizen PL94456B1 (pl)

Priority Applications (1)

Application Number Priority Date Filing Date Title
PL17222074A PL94456B1 (pl) 1974-06-26 1974-06-26 Uklad sterowania konwertera analogowo-cyfrowego przeznaczonego do pracy wedlug metody kolejnych przyblizen

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PL17222074A PL94456B1 (pl) 1974-06-26 1974-06-26 Uklad sterowania konwertera analogowo-cyfrowego przeznaczonego do pracy wedlug metody kolejnych przyblizen

Publications (1)

Publication Number Publication Date
PL94456B1 true PL94456B1 (pl) 1977-08-31

Family

ID=19967943

Family Applications (1)

Application Number Title Priority Date Filing Date
PL17222074A PL94456B1 (pl) 1974-06-26 1974-06-26 Uklad sterowania konwertera analogowo-cyfrowego przeznaczonego do pracy wedlug metody kolejnych przyblizen

Country Status (1)

Country Link
PL (1) PL94456B1 (pl)

Similar Documents

Publication Publication Date Title
DE69418987T2 (de) Frequenzteiler, Schaltung zur Frequenzmessung und Impulsgenerator mit einer gemeinsamen Verzögerungsschaltung
US3611117A (en) Voltage stabilizer with reversible binary counter for alternating-current lines
US3863224A (en) Selectively controllable shift register and counter divider network
PL94456B1 (pl) Uklad sterowania konwertera analogowo-cyfrowego przeznaczonego do pracy wedlug metody kolejnych przyblizen
US2972718A (en) Synchronized sampled data digital servo
US3997800A (en) Flip-flop controlled clock gating system
US3896297A (en) Electronic counter system with variable counting ranges
US2925555A (en) Frequency meter device
US3328702A (en) Pulse train modification circuits
US3634856A (en) Analog to digital encoder
SU1231464A1 (ru) Устройство цифровой стробоскопической развертки
US3423676A (en) Multi-state digital interpolating apparatus for time interval measurements
SU955026A1 (ru) Устройство дл вычислени булевых функций
US3346728A (en) Binary divider with multiple feedback lines
US3728629A (en) Automatic time interval ranging circuit for delay interval measurements
SU468376A1 (ru) Двоичный делитель импульсов
Basu et al. A modified gating logic to improve the speed of operation of double rank counters
SU1734208A1 (ru) Многовходовый счетчик
SU132865A1 (ru) Делитель частоты
SU1056186A1 (ru) Устройство дл извлечени квадратного корн
SU1305694A1 (ru) Устройство дл сопр жени линии св зи с приемником информации
SU421120A1 (ru) Преобразователь временных интервалов в двоичный код
SU1053288A2 (ru) Распределитель импульсов
SU982189A1 (ru) Преобразователь частота-код
SU705371A1 (ru) Цифровой фазометр