Przedmiotem wynalazku jest uklad automatycznego wyboru zakresów w cyfrowym automatycznym mierniku impedancji majacy zastosowanie w pomiarach elektronicznych.Znany stan techniki. Znane sa uklady automatycznego wyboru zakresów wspólpracujace ze znanymi cyfrowymi automatycznymi miernikami impedancji; w których to ukladach wykorzystuje sie dekady rewersyjne jako elementy sterujace kluczowaniem odczepów zakresowych transformatorów w róznicowym mostku pomiarowym. W znanych ukladach sterowanie dekada rewersyjna odbywa sie z bloku kierunku zliczania tej dekady, w którym to bloku nastepuje wybór zakresu w oparciu o sygnal rozrównowazenia mostka oraz odpowiednie impulsy próbkujace. Instruction manual, Automatic Capacitance Bridge-Assembly — Type 1680-A General Radio Company, USA, 1966.Istota wynalazku. Uklad automatycznego wyboru zakresów wedlug wynalazku ma blok detekcji zakresu pomiarowego, którego dwa wejscia sa polaczone z wyjsciami generujacymi impulsy próbkujace 90° i 0° ukladu sterowania miernika impedancji oraz z torem sygnalu rozrównowazenia róznicowego mostka pomiarowego.Jedno z pozostalych czterech wejsc bloku detekcji jest polaczone poprzez zwiemy przycik z wyjsciem sterujacym rezimem pracy ukladu wyboru zakresu z bloku seperacji taktu rejestrów. Drugie wejscie generujace impulsy kasujace jest wlaczone we wspólny dla calego ukladu tor kasujacy, podczas gdy z pozostalych dwóch wejsc bloku detekcji, jedno jest polaczone z wyjsciem generujacym impulsy taktujace ukladu sterowania, nastepne zas wejscie bloku detekcji jest polaczone z wyjsciem przerzutnika ostatniej pozycji jednego z dwóch rejestrów przesuwnych. Wyjscie bloku detekcji sterujace wpisem stanu logicznego „jeden" i wyjscie kasujace ten wpis sa polaczone z wejsciami przerzutników pierwszych dekad ukladu regulacji miernika impedancji, zas wyjscie bloku detekcji bramkujace sygnal startu procesu równowazenia róznicowego mostka pomiarowego jest wlaczone na jedno z wejsc bramki, która swym drugim wejsciem oraz wyjsciem jest wlaczona w tor sygnalu startu procesu równowazenia mostka pomiarowego miernika impedancji. Drugie wyjscie bloku detekcji generujace sygnal konca procesu wyboru zakresu jest polaczone z wejsciem iloczynowej bramki, a drugie wejscie tej bramki jest wlaczone we wspólny dla calego ukladu tor taktujacy. Wyjscie tej bramki jest polaczone z wejsciem bramki sumujacej, której drugie wejscie jest polaczone z wyjsciem z impulsatora. Wyjscie bramki sumujacej jest polaczone2 89 958 z blokiem seperacji taktu rejestrów, którego wyjscia sa polaczone z dwoma przesuwnymi czterobitowymi rejestrami przesuwnymi. Wyjscia tych rejestrów sa polaczone dwoma ukladami kluczujacymi odpowiednie odczepy transformatorów róznicowego mostka pomiarowego cyfrowego automatycznego miernika impedancji. • Zastosowanie w ukladzie wedlug wynalazku prostych rejestrów przesuwnych i nieskomplikowanego ukladu sterowania upraszcza jego budowe, co najbardziej uwydatnia sie w porównaniu zwlaszcza z ukladami wykorzystujacymi dekady rewersyjne. Zbudowanie ukladu na obwodach scalonych ma te dodatkowa zalete, ze zwieksza jego niezawodnosc dzialania.Objasnienie rysunku. Wynalazek jest objasniony w przykladzie realizacji na podstawie zalaczonego rysunku, na którym fig. 1 przedstawia schemat blokowy polaczen ukladu ze znanym wspólpracujacym miernikiem impedancji, zas fig. 2 schemat ideowy ukladu.Przyklad realizacji wynalazku. Uklad automatycznego wyboru zakresów wedlug wynalazku ma blok 1 detekcji zakresu pomiarowego zaopatrzony w przerzutniki 2 i 3 polaczone odpowiednio wejsciami taktujacymi T z wyjsciem e generujacym impulsy próbkujace 90° i wyjsciem f generujacym impulsy próbkujace 0° ukladu sterowania 4 znanego wspólpracujacego miernika impedancji 5 (fig. 1), zas wejsciami I poprzez inwerter 6, przerzutniki 2 i 3 sa polaczone z torem sygnalu rozrównowazenia TR, róznicowego transformatorowego mostka pomiarowego 7 z wyjscia wzmacniacza — komparatora 8, miernika impedancji 5. Natomiast na wejscia informacyjne K wymienionych przerzutników podany jest poziom logicznego zera. Ponadto wyjscia 5 omawianych przerzutników (fig. 2) sa polaczone z wejsciami iloczynowej bramki 9, której wyjscie wlaczone jest na jedno z wejsc bramki 10, na której drugie wejscie podane jest wyjscie Q przerzutnika 11, zas na trzecie wejscie bramki 10 jest podane wyjscie Q przerzutnika d' ostatniej pozycji przesuwnego rejestru 12, z kolei zas wyjscie bramki 10 jest polaczone z wejsciem K przerzutnika 13, a poprzez inwerter 14, z wejsciem I wymienionego przerzutnika 13, którego wejscie taktujace T jest wlaczone we wspólny dla calego ukladu tor taktujacy TT.Wyjscie inwertera 14 jest wlaczone na wejscie iloczynowej bramki 15, zas wyjscie Q przerzutnika 13 jest polaczone poprzez rózniczkujacy czlon 16 z wejsciem bramki 17, której drugie wejscie jest podane na wspólny dla calego ukladu tor kasujacy TK. Ponadto wyjscie Q przerzutnika 13 jest polaczone z dwoma wejsciami R przerzutników 2 i 3 i poza tym to wyjscie Q jest polaczone poprzez zwiemy przycisk P2 — sterujacy rezimem pracy ukladu — z blokiem 18 seperacji taktu rejestrów. Wyjscie kasujace zapis logiczny „1" z bramki 17 jest polaczone z ukladem 19 regulacji miernika impedancji 5, przy czym z ukladem 19 jest polaczone wyjscie Q przerzutnika 13 wpisujace stan logiczny „1" i to samo wyjscie jest równiez wlaczone na wejscie taktujace T przerzutnika 11, zas na wejscie informacyjne D tego przerzutnika jest podany poziom logicznego zera. Wejscie ustawiajace S przerzutnika 11 jest wlaczone do wspólnego dla calego ukladu toru kasujacego TK, a wyjscie Q tego przerzutnika jest wlaczone na jedno z wejsc bramki 20, która swym drugim wejsciem oraz wyjsciem jest wlaczona w tor sygnalu startu procesu równowazenia mostka pomiaroweg 7 miernika impedancji 5.Wyjscie iloczynowej bramki 15 jest polaczone z jednym z wejsc sumujacej bramki 21, zas drugie wejscie tej bramki jest polaczone z wyjsciem impulsatora 22. Natomiast wyjscie bramki 21 jest polaczone z wejsciem taktujacym T przerzutnika 23 oraz z wejsciami bramek 24 i 25 bloku 18 seperacji taktu rejestrów, a wyjsciami Q i Q przerzutnik 23 jest polaczony z wejsciami bramek 24 i 25, zas pozostale wejscia tych bramek sa z soba zwarte i polaczone z przyciskiem P2. Na wejscia informacyjne I i K przerzutnika 23 jest podany poziom logiczny „1", a wejscie kasujace R tego przerzutnika jest wlaczone do wspólnego dla calego ukladu toru kasowania TK.Wyjscia bramek 24 i 25 sa odpowiednio polaczone z wejsciami taktujacymi T przerzutników a t d usytuowanych w czterobitowym rejestrze przesuwnym 26 i przerzutników a'^d' drugiego rejestru przesuwnego 12, przy czym na wejscie D dwu pierwszych przerzutników a i a', obu rejestrów jest podany poziom logicznego zera. Ustawiajace wejscie S pierwszych przerzutników a i a' rejestrów 26 i 12 oraz kasujace wejscia R pozostalych przerzutników obu rejestrów (fig. 2) sa z soba zwarte i polaczone ze wspólnym dla calego ukladu torem kasowania TK, natomiast wyjscia Q wszystkich przerzutników obu rejestrów sa polaczone poprzez uklady kluczujace 27 z róznicowym mostkiem pomiarowym 7 miernika impedancji 5.Uklad wedlug wynalazku dziala we wspólpracy ze znanym cyfrowym automatycznym miernikiem impedancji 5 (fig. 1) zbudowanym z generatora 28 przebiegu sinusoidalnego zasilajacego róznicowy transformatorowy mostek pomiarowy 7, którego sygnal wejsciowy jest proporcjonalny do róznicy sygnalu toru impedancji mierzonej i toru wzorców, okreslany w tresci opisu przedmiotu wynalazku sygnalem rozrównowazenia, jest przetwarzany w ukladzie wzmacniacz — komparator 8 oraz poddawany detekcji w dwóch synchronicznych detektorach fazowych 29 i 30 wytwarzajacych impulsy sterujace uklad sterowania 4, który to uklad poprzez uklad regulacji 19 sprowadza róznicowy mostek 7 do równowagi i wyswietla wynik pomiaru na polu odczytowym 31.Dzialanie ukladu wedlug wynalazku przy wspólpracy ze znanym miernikiem impedancji 5 przebiega nastepujaco. Na wejscie taktujace T rejestru przesuwnego 26 sterujacego klucze elektroniczne wlaczajace89 958 3 odpowiednie uzwojenia zakresowe pradowego transformatora mostka 7 sa podawane impulsy z bramki 24, zas na wejscia taktujace T drugiego rejestru 12 wybierajacego odpowiednie odczepy zakresowe napieciowego transformatora mostka 7 sa podawane impulsy z bramki 25. Przerzutnik 23 bloku 18 (fig. 2) umozliwia seperacje taktu obu torów w ten sposób, by z ciagu impulsów taktowych nieparzyste impulsy taktowaly rejestr 26, zas parzyste rejestr 12. Impulsy taktowe podawane sa badz z toru taktu TT poprzez bramki 15 i 21 badz tez z impulsatora 22. Wybranie odpowiedniego zakresu pomiarowego powoduje blokade taktu rejestrów 26 i 12.Tym procesem w bramkach 24 i 25 i bramce 15 steruje blok 1 detekcji zakresu pomiarowego.Po podaniu impulsu wtórze kasujacym TK uklad wedlug wynalazku zostaje ustawiony w pozycji wyjsciowej. Na wejsciach informacyjnych I iK przerzutnika 13 bloku detekcji 1 sa ustalane stany logiczne wymuszajace na wyjsciu Q tego przerzutnika stan logiczny „1" otwierajacy bramki 24 i 25 bloku seperacji 18 dla impulsów taktujacych T rejestrów 26 i 12. Stan logiczny „1" wyjscia Q przerzutnika 13 podany na wejscia R przerzutników 2 i 3 umozliwia prace bloku detekcji 1, natomiast stan Q przerzutnika 13 realizuje wpis stanu logicznego „1" na odpowiednich pozycjach ukladu regulacji 19 miernika 5. Blok 1 detekcji zakresu pomiarowego przeprowadza badania koincydencji sygnalu rozrównowazenia z impulsami próbkujacymi 0° 190°. Stan logiczny zero uzyskany w procesie detekcji zakresu na wyjsciu bramki 9 bedacy sygnalem wybrania prawidlowego zakresu, zmienia stany wejsc informacyjnych I iK przerzutnika 23 w ten sposób, ze stan wyjsciowy Q przerzutnika 13 blokuje tory taktu rejestrów 12 i 26 umozliwiajac utrzymanie stanów wyjsciowych rejestrów w sekwencji wybierajacej odczepy transformatorów, przypisanej wybranemu zakresowi. Po wybraniu zakresu pomiarowego stan logiczny zero z wejscia D przerzutnika 11 zostaje przepisany zboczu impulsu z wyjscia Q przerzutnika 13 na wyjscie Q przerzutnika 11 blokujac bramke 10, zas zbocze impulsu z wyjscia Q przerzutnika 13 poprzez czlon rózniczkujacy 16 i bramke 17 kasuje stany „1" na pozycjach ukladu regulacji 19 miernika 5. Stan logiczny wyjscia Q przerzutnika 13, blokuje poprzez wejscia R przerzutników 2 i 3 blok 1 detekcji zakresu. Stan logiczny wyjscia Q przerzutnika 11 blokuje poprzez bramke 20 tor pomiarowy miernika 5 do momentu wybrania odpowiedniego zakresu, a po jego wybraniu wymieniona blokujaca bramka 20 zostaje otwarta i mozliwe jest dokonanie pomiaru na wybranym zakresie. PLThe subject of the invention is an automatic range selection system in a digital automatic impedance meter applicable in electronic measurements. Prior art. Automatic range selection systems cooperating with known digital automatic impedance meters are known; in which the reverse decades are used as control elements for the keying of transformer range taps in the differential measuring bridge. In known systems, the reverse decade control is effected from the count direction block of that decade, in which block a range selection is made based on the bridge unbalance signal and the corresponding sampling pulses. Instruction manual, Automatic Capacitance Bridge-Assembly - Type 1680-A General Radio Company, USA, 1966. The essence of the invention. The automatic range selection system according to the invention has a measuring range detection block, the two inputs of which are connected to the outputs generating 90 ° and 0 ° sampling pulses of the impedance meter control system and to the path of the differential equalization signal of the measuring bridge. One of the other four inputs of the detection block is connected via we call a button with an output controlling the operating regime of the range selection circuit from the register tact separation block. The second input generating the reset pulses is connected to the reset path common for the whole system, while from the other two inputs of the detection block, one is connected to the output generating the control pulses, while the next input of the detection block is connected to the output of the latch of the last position of one of the two shift registers. The output of the detection block controlling the logical state entry "one" and the output canceling this entry are connected to the inputs of the flip-flops of the first decades of the impedance meter regulation system, while the output of the detection block gating the start signal of the differential equilibrium process of the measuring bridge is connected to one of the inputs of the gate, which with its other The input and output are connected to the start path of the process of balancing the measuring bridge of the impedance meter The second output of the detection block generating the signal of the end of the range selection process is connected to the input of the product gate, and the second input of this gate is connected to the common for the whole system clocking circuit. the gate is connected to the input of a summing gate, the second input of which is connected to the output of the pulser. The output of the summing gate is connected to the register tact separation block, whose outputs are connected to two shift four-bit shift registers. The outputs of these registers are connected with two keying circuits the respective transformer taps of the differential measuring bridge of the digital automatic impedance meter. • The use of simple shift registers and an uncomplicated control system in the system according to the invention simplifies its structure, which is most noticeable in comparison with systems using reverse decades. Building a circuit on integrated circuits has the additional advantage of increasing its operational reliability. The invention is explained in an exemplary embodiment on the basis of the attached drawing, in which Fig. 1 shows a block diagram of the circuit connection with a known cooperating impedance meter, and Fig. 2 shows a schematic diagram of the circuit. An embodiment of the invention. The automatic range selection system according to the invention has a measuring range detection block 1 provided with flip-flops 2 and 3 connected, respectively, by clock inputs T with the output e generating 90 ° sampling pulses and the output f generating 0 ° sampling pulses of the control system 4 of the known cooperating impedance meter 5 (Fig. 1), while inputs I through the inverter 6, flip-flops 2 and 3 are connected to the path of the unbalance signal TR, differential transformer measuring bridge 7 from the output of the amplifier - comparator 8, impedance meter 5. However, the information inputs K of these flip-flops are given the level of logical zero . Moreover, the outputs 5 of the flip-flops in question (Fig. 2) are connected to the inputs of the product gate 9, the output of which is connected to one of the inputs of the gate 10, on which the second input is given to the Q output of the flip-flop 11, and to the third input of the gate 10, the Q output is given. of the flip-flop d 'of the last position of the shift register 12, and the output of the gate 10 is connected to the input K of the flip-flop 13, and via the inverter 14, to the input I of the said flip-flop 13, the clock input T of which is connected to the clock path TT, common for the whole system. The output of the inverter 14 is connected to the input of the product gate 15, and the output Q of the flip-flop 13 is connected via a differential element 16 with the input of the gate 17, the second input of which is connected to the reset path TK common for the whole system. Moreover, the Q output of the flip-flop 13 is connected to the two R inputs of the flip-flops 2 and 3, and besides, the Q output is connected by the short button P2 - controlling the circuit operation regime - with the register tact separation block 18. The output erasing the logic "1" from the gate 17 is connected to the regulation circuit 19 of the impedance meter 5, where the circuit 19 is connected to the Q output of the flip-flop 13, which is the logical state "1" and the same output is also turned on to the timing input T of the trigger 11 , while the logical zero level is given to the information input D of this flip-flop. The setting input S of the trigger 11 is connected to the reset circuit TK common for the whole system, and the output Q of this trigger is connected to one of the inputs of the gate 20, which with its other input and output is connected in the process start signal of the equilibrium process of the measuring bridge 7 of the impedance meter 5 The output of the product gate 15 is connected to one of the inputs of the summing gate 21, and the other input of this gate is connected to the output of the pulser 22. The output of gate 21, however, is connected to the clock input T of the flip-flop 23 and to the inputs of gates 24 and 25 of block 18 of the tick separation. registers, and the outputs Q and Q the flip-flop 23 is connected to the inputs of gates 24 and 25, and the other inputs of these gates are short-circuited and connected to the button P2. The logic level "1" is given to the information inputs I and K of the flip-flop 23, and the reset input R of this flip-flop is connected to the reset path TK common for the entire system. The outputs of the gates 24 and 25 are properly connected to the clocking inputs T of the atd flip-flops located in the four-bit shift register 26 and flip-flops a '^ d' of the second shift register 12, where the input D of the first two flip-flops a and a ', both registers is given the level of logical zero. Setting the S input of the first flip-flops a and a' of registers 26 and 12 and deleting the inputs R The other flip-flops of both registers (Fig. 2) are short-circuited and connected to the TK reset path common for the whole system, while the Q outputs of all flip-flops of both registers are connected via keyers 27 with a differential measurement bridge 7 of the impedance meter 5. in cooperation with the known digital automatic impedance meter 5 (Fig. 1) built according to of a sinusoidal waveform power generator 28 supplying a differential transformer measuring bridge 7, the input signal of which is proportional to the difference between the signal of the measured impedance path and the pattern path, defined in the description of the subject of the invention by the equilibrium signal, processed in the amplifier-comparator system 8 and subjected to detection in two synchronous detectors control circuit 4, which circuit 19 brings the differential bridge 7 into equilibrium through the control circuit 19 and displays the measurement result in the display field 31. The circuit according to the invention operates in conjunction with a known impedance meter 5 as follows. On the clock input T of the shift register 26, the electronic keys switching on 89 958 3 of the respective range windings of the bridge transformer 7 receive pulses from the gate 24, while the clock inputs T of the second register 12 selecting the appropriate range taps of the bridge voltage transformer 7 receive pulses from the gate 25. The trigger 23 of block 18 (Fig. 2) makes it possible to separate the tact of both paths in such a way that from the sequence of tact pulses, odd pulses clock register 26, and even register 12. Tact pulses are given either from the tact path TT through gates 15 and 21 or also from the pulser 22. Selecting the appropriate measuring range causes the tact of registers 26 and 12 to be blocked. This process in gates 24 and 25 and the gate 15 is controlled by the measuring range detection block 1. After the impulse is given on the second erasing TK, the circuit according to the invention is set in the initial position. On the information inputs I and K of the flip-flop 13 of the detection block 1, logical states are set, which force the logic state "1" on the Q output of this flip-flop, opening gates 24 and 25 of the separation block 18 for clock pulses T of registers 26 and 12. Logical state "1" of the Q output of the flip-flop 13 given to the R inputs of the flip-flops 2 and 3 enables the operation of the detection block 1, while the state Q of the trigger 13 implements the entry of the logic state "1" on the appropriate positions of the control system 19 of the meter 5. The measuring range detection block 1 carries out coincidence tests of the disequilibrium signal with sampling pulses 0 190 °. The logical zero state obtained in the process of detection of the range at the output of gate 9, which is a signal of selecting the correct range, changes the states of information inputs I and K of the trigger 23 in such a way that the output state Q of the trigger 13 blocks the tact paths of registers 12 and 26, enabling the maintenance of states output registers in the transformer tap selection sequence assigned selected range. After selecting the measuring range, the logical zero state from the D input of the flip-flop 11 is rewritten to the edge of the pulse from the Q output of the flip-flop 13 to the Q output of the flip-flop 11, blocking the gate 10, and the edge of the pulse from the Q output of the flip-flop 13 through the differential component 16 and the gate 17 resets the states "1" on the positions of the control system 19 of the meter 5. The logical state of the Q output of the trigger 13 blocks the range detection through the R inputs of the flip-flops 2 and 3. The logical state of the Q output of the trigger 11 blocks the measuring path of the meter 5 through the gate 20 until the appropriate range is selected, and after when selected, said interlock gate 20 is opened and a measurement can be made on the selected range