PL89290B1 - - Google Patents

Download PDF

Info

Publication number
PL89290B1
PL89290B1 PL16120473A PL16120473A PL89290B1 PL 89290 B1 PL89290 B1 PL 89290B1 PL 16120473 A PL16120473 A PL 16120473A PL 16120473 A PL16120473 A PL 16120473A PL 89290 B1 PL89290 B1 PL 89290B1
Authority
PL
Poland
Prior art keywords
bistable
control
value
logic
logical
Prior art date
Application number
PL16120473A
Other languages
English (en)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed filed Critical
Priority to PL16120473A priority Critical patent/PL89290B1/pl
Publication of PL89290B1 publication Critical patent/PL89290B1/pl

Links

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

Przedmiotem wynalazku jest adaptacyjny uklad logiki do automatycznych urzadzen pomiarowo- -kontrolnych, realizujacy adaptacyjny algorytm kontroli 5 strefowej.Uklad ten sluzy do kontroli i klasyfikacji tole¬ rancji wykonania elementów i podzespolów elek¬ tronicznych produkowanych masowo, jak równiez do automatycznej kontroli wielkosci nieelektrycz¬ nych, szczególnie przy automatycznej kontroli pro¬ centowego odchylenia od zalozonych wartosci pa¬ rametrów procesu technologicznego.W dotychczas stosowanych automatycznych urza¬ dzeniach pomiarowo-kontrolnych stosowane sa dwie metody, a mianowicie pomiar równolegly lub szeregowy.Pomiar równolegly polega na podaniu napiecia mierzonego, z ukladu pomiarowego badz przetwor¬ nika, na wejscia n komparatorów. Wyniki porów¬ nan podawane sa z komparatorów równolegle, tj. jednoczesnie na deszyfrator ukladu logicznego. Ta¬ ki uklad logiczny nie posiada zamknietej petli sprzezania zwrotnego obejmujacej uklad pomiaro¬ wy i komparatory.W urzadzeniach wykorzystujacych metode sze¬ regowa stosuje sie jeden komparator n-progowy.W komparatorze tym nastepuje porównanie war¬ tosci badanej z kazdym z tych progów kolejno, rozpoczynajac od krancowego.Wada urzadzen stosujacych metode równolegla jest koniecznosc stosowania duzej ilosci kompara- torów, przed którymi stawia sie wysokie wymaga¬ nia metrologiczne, a mianowicie wymaga sie duzej dokladnosci porównania, malego dryftu termicz¬ nego, stabilnosci progów oraz odpornosci na za¬ klócenia.Wada urzadzen stosujacych metode szeregowa jest dlugi czas pomiaru, wynikajacy z faktu, ze ilosc taktów pomiarowych jest zawsze stala i dla kontroli 5 strefowej wynosi 4, niezaleznie od ja¬ kosci badanej wielkosci oraz trudnosc wykonania komparatora, który jednakowo dobrze wspólpra¬ cuje z kazdym z progów porównania.Celem wynalazku jest opracowanie ukladu reali¬ zujacego kontrole 5 strefowa, który nie bedzie po¬ siadal przedstawionych wyzej niedogodnosci.Cel ten zostal osiagniety przez zastosowanie ukla¬ du bramek wejsciowych sterujacych czterema czlonami bistabilnymi, przy czym pierwszym i trze¬ cim czlonem bistabilnym steruje on bezposrednio, zas drugim za posrednictwem pierwszego a czwar¬ tym poprzez trzeci oraz dodatkowo przez uklad iloczynu logicznego.Uklad bramek wejsciowych jest kluczowany z ukladu pomiarowego, zegara i ukladów sum lo¬ gicznych sterujacych ponadto ukladem pomiaro¬ wym, ukladami dalszej obróbki informacji i wej¬ sciami kasujacymi czterech czlonów bistabilnych.Stany czlonów bistabilnych podawane sa na de¬ szyfrator polaczony z ukladami sum logicznych, koderem, ukladem iloczynu logicznego oraz po- 89 29089 290 przez uklad sterowania i zbiór . granic tolerancji z ukladem pomiarowym. Ponadto wyjscie kodera jest polaczone z ukladami dalszej obróbki infor¬ macji.Uklad logiki wedlug wynalazku zapewnia prze¬ prowadzenie kontroli 5 strefowej z duza szybkoscia w porównaniu z ukladem stosujacym metode sze¬ regowa. Kontrola wielkosci obejmuje 2 lub 3 takty porównania, poniewaz rozpoczyna sie od dolnej granicy tolerancji i w zaleznosci od jego wyniku wybierana jest najkrótsza droga do rezultatu kon¬ cowego, gdyz.uklad logiczny steruje zwrotnie ukla¬ dem wyboru tolerancji.W ukladzie logiki mozna zastosowac znacznie prostszy uklad pomiarowy zawierajacy jeden kom- pa-pat&r* o jednym progu. ** kaleta rozwiazania jest duza niezawodnosc i jed¬ noznacznosc kontroli z duza dokladnoscia, jak rów¬ niez latwosc jego realizacji w technice ukladów scalonych, co daje dodatkowo duza odpornosc na zaklócenia, stabilnosc temperaturowa, a takze za¬ pewnia jego miniaturyzacje.Przedmiot wynalazku pokazany jest w przykla¬ dzie wykonania na rysunku, na którym fig. 1 przedstawia os liczbowa z naniesionymi granicami i strefami tolerancji oraz graf obrazujacy adapta¬ cyjny algorytm kontroli 5-cio strefowej, zas fig. 2 przedstawia uklad logiczny realizujacy adaptacyjny algorytm kontroli 5-cio strefowej.Zastosowane na fig. 1 symbole A, B, C, D ozna¬ czaja przyjete granice tolerancji, wyrazone w pro¬ centach, symbole I, II, III, IV, V oznaczaja odpo¬ wiednie przedzialy tolerancji, XN oznacza wartosc nominalna wielkosci badanej X, XA, XB, Xc, XD oznaczaja wartosci wzorcowe rózniace sie T)d war¬ tosci nominalnej XN wielkosci badanej X odpo¬ wiednio o —A%, -^B%, C%, D%.Adaptacyjna kontrola 5-cio strefowa polega na tym, ze w pierwszym takcie kontroli nastepuje po¬ równanie wartosci badanej X z wartoscia wzor¬ cowa XB, rózniaca sie od wartosci nominalnej XN wielkosci badanej o —B%.W zaleznosci od tego, czy wartosc badana znaj¬ duje sie powyzej, czy ponizej progu tolerancji —B% nastapi porównanie jej z wartoscia wzorcowa XA albo Xc i nastepnie z XD w kolejnosci przedsta¬ wionej przy pomocy grafu z fig. 1.Kontrola wielkosci obejmuje 2 lub 3 takty po¬ równania w zaleznosci od tego, w której strefie to¬ lerancji miesci sie badana wielkosc.Uklad logiczny 1, realizujacy adaptacyjny algo¬ rytm kontroli 5-cio strefowej, wspólpracuje z ukla¬ dem sterowania 2, który zalacza okreslona granice porównania ze zbioru granic tolerancji 3 do ukla¬ du pomiarowego 4.W ukladzie pomiarowym 4 nastepuje porównanie wartosci badanej X z jej granicami tolerancji —A%, —B%, C%, D%. Wynik porównania poda¬ wany jest na uklad bramek wejsciowych 5. W mo¬ mencie otwarcia, przy pomocy ukladów sum lo¬ gicznych 6 i bramek wejsciowych 5 impulsy z ze¬ gara 7 podaja wynik porównania na wejscie pierw¬ szego i trzeciego czlonu bistabilnego 8 oraz 10, a takze na wejscie iloczynu logicznego 12, kluczo¬ wanego z deszyfratora 13. Pierwszy czlon bistabil- ny 8 tsteruje drugim czlonem ibistabilnym 9, zas trzeci czlon bistabilny 10 czwartym czlonem bista- bilnym 11. Stany czlonów bistabilnych 8, 9, 10, 11 podawane sa na deszyfrator 13.Deszyfrator 13 podaje impuls logiczny na jedno z wejsc Za, Zc albo ZD ukladu sterowania 2. Wy¬ niki kontroli, tj. zakwalifikowania do stref I, II, III, IV albo V podawane sa* z deszyfratora 13 na uklady sum logicznych 6.Uklady sum logicznych 6 sterowane równoczes- io nie z zegara 7 kluczuja bramki wejsciowe 5, steru¬ ja ukladami dalszej obróbki 14, ukladem pomia¬ rowym 4 oraz powoduja kasowanie stanów czlo¬ nów bistabilnych 8, 9, 10, 11.Okreslony w deszyf rat orze 13 wynik kontroli jest podawany jednoczesnie na koder 15. Na koder 15 nie jest podawany wynik zakwalifikowania bada¬ nej wielkosci do strefy III, oznaczajacej, ze wiel¬ kosc ta miesci sie w zalozonych granicach tole¬ rancji. Sygnaly z kodera 15 podawane sa do wejsc ukladów dalszej obróbki 14.Kontrola badanej wielkosci rozpoczyna sie po uprzednim skasowaniu stanów czlonów bistabil¬ nych 8, 9, 10, 11 ukladu logiki 1. W pierwszym tak¬ cie kontroli nastepuje porównanie, w ukladzie po- miarowym 4, wartosci badanej X z wartoscia XB, rózniaca sie od wartosci nominalnej XN wielkosci badanej o —B%.Wynik porównania podawany jest w postaci lo¬ gicznej 10, gdy X ^XB albo 01, gdy XXB do uk- ladu logiki 1 przez uklad bramek wejsciowych 5, co powoduje, ze czlony bistabilne 8, 9, 10, 11 zosta¬ na wprowadzone w taki stan, ze za posrednictwem deszyfratora 13 na wejscie ZA albo Ze ukladu ste¬ rowania tolerancji 2 zostanie doprowadzony stan logiczny powodujacy podlaczenie nastepnej tole¬ rancji.Uklad logiki 1 jest tak zaprojektowany, ze w przypadku, gdy X^XB wyrózniony stan logiczny pojawi sie na wyjsciu ZA deszyfratora 13. Spowo¬ duje to wlaczenie tolerancji A% ze zbioru granic tolerancji 3 przy pomocy ukladu sterowania 2.W przypadku, gdy XXB, wyrózniony stan poja¬ wi sie na wyjsciu Zc deszyfratora 13 i spowoduje podlaczenie tolerancji C%.Od tego momentu rozpoczyna sie drugi takt 45 kontroli, a mianowicie porównanie wielkosci bada¬ nej z dolna granica awaryjna —A% albo z górna granica tolerancji C%.W przypadku, gdy nastapilo porównanie wartosci badanej X z wartoscia XA, rózniaCa sie od wartos- 50 ci nominalnej XN o —A%, wynik porównania w postaci logicznej, wynoszacy 10, jezeli X^XA albo 01, jezeli XXA, pojawi sie na wyjsciach bramek wejsciowych 5 i spowoduje ustawienie czlonów bi¬ stabilnych 8, 9, 10, 11 w taki stan, ze na wyjsciu 55 Yi,- gdy X^XA, albo na wyjsciu Yn, gdy XXA, deszyfratora 13 pojawi sie wyrózniony stan logicz¬ ny. Ukald logiki 1 podejmie decyzje o zakwalifi¬ kowaniu badanej wartosci X do przedzialu tole¬ rancji I, gdy wyrózniony stan pojawi sie na wyj- 60 sciu Yi, albo do przedzialu tolerancji II, gdy wy¬ rózniony stan pojawi sie na wyjsciu Yn deszyfra¬ tora 13.Po podaniu wyniku kontroli poprzez uklady sum logicznych 6 oraz koder 15 do ukladów dalszej ob- 65 róbki 14 uklady sum logicznych 6 powoduja ska- 4089 sowanie stanów czlonów bistabilnych 8, 9, 10, 11 ukladu logiki 1. Impuls konca kontroli z ukladów sum logicznych 6 podawany jest do ukladu pomia¬ rowego 4 informujac o zakonczeniu cyklu pomiaro¬ wego. Uklad logiki 1 oraz uklad pomiarowy 4 sa gotowe do rozpoczecia kontroli nastepnej wiel¬ kosci.W przypadku, gdy w drugim takcie kontroli na¬ stapilo porównanie badanej wartosci X z wartoscia Xc, rózniaca sie od wartosci nominalnej XN o C% ,i w wyniku porównania otrzyma sie X^XC, to wynik porównania w postaci logicznej 10 podawa¬ ny jest z wyjsc bramek wejsciowych 5 na pierw¬ szy i trzeci czlon bistabilny 8 i 10 oraz przez ilo¬ czyn logiczny 12 na czwarty czlon bistabilny 11.Iloczyn logiczny 12 jest niezbedny dla jednoznacz¬ nego rozróznienia stref II i III.Czlony bistabilne 8, 9, 10, 11 zostana wprowa¬ dzone w taki stan, ze wyrózniony stan logiczny pojawi sie na wyjsciu Ym deszyfratora 13. Bada¬ na wielkosc zostanie zakwalifikowana do prze¬ dzialu tolerancji III. W tym przypadku wynik kontroli nie jest podany na koder 15. Nastapi za¬ konczenie cyklu pomiarowego i przygotowanie do rozpoczecia kontroli nastepnej wielkosci.Jezeli w drugim takcie kontroli wartosci X zo¬ stanie uzyskany wynik XXc, to czlony bistabilne 8, 9, 10, 11 zostana wprowadzone w taki stan, ze na wyjsciu ZD deszyfratora 13 pojawi sie wyróz¬ niony stan logiczny, co powoduje podlaczenie, przy pomocy ukladu sterowania 2, tolerancji D% ze zbioru tolerancji 3. W konsekwencji, w trzecim takcie kontroli wartosci X, nastepuje porównanie, 290 6 w ukladzie pomiarowym 4, wartosci X z wartoscia XD rózniaca sie od wartosci nominalnej XN o D%.Wynik zostaje podany w postaci logicznej, na wejscie ukladu logiki 1, który podejmuje decyzje o zakwalifikowaniu badanej wartosci X do prze¬ dzialu tolerancji IV, gdy X^XD, albo do przedzia¬ lu tolerancji V, gdy XXD, oraz o zakonczeniu cyklu pomiarowego, co spowoduje automatyczne stosowanie czlonów bistabilnych 8, 9, 10, 11. Uklad io logiki 1 i uklad pomiarowy 4 sa przygotowane dó kontroli nastepnej wielkosci. \ \^f5 1A y \ A _L l t / N \ 2 l X l l -^ \ ^ \ ^ i I \ Z Ar < ZC ^Z° ' / ^"1 \JL %2.RSW Zakl. Graf. W-wa, Srebrna 16, z. 64-77/0 — 115 egz.Cena 10 zl PL

Claims (1)

1. Zastrzezenie patentowe 15 Adaptacyjny uklad logiki do automatycznych u- rzadzen pomiarowo-kontrolnych, znamienny tym, ze zawiera uklad bramek wejsciowych (5), polaczo¬ ny z czlonem bistabilnym (8) i iloczynem logicz¬ nym (12), czlonem bistabilnym (10) ukladem po- 20 miarowym (4) zegarem (7) oraz ukladami sum lo¬ gicznych (6) sterujacymi ukladem pomiarowym (4), ukladami dalszej obróbki (14), wejsciami kasuja¬ cymi czlonów bistabilnych (8, 9, 10, 11), których stany sa podawane na deszyfrator (13) polaczony 25 z ukladami sum logicznych (6), koderem (15), ukla¬ dem iloczynu logicznego (12) oraz poprzez uklad sterowania (2) i zbiór granic tolerancji (3) z ukla- «, dem pomiarowym (4), przy czym drugi czlon bi¬ stabilny (9) jest sterowany przez pierwszy czlon 30 bistabilny (8), a czwarty czlon bistabilny (11) przez trzeci czlon bistabilny (10) oraz przez uklad iloczy¬ nu logicznego (12), ponadto wyjscie kodera (15) jest polaczone z ukladami dalszej obróbki (14). *89 290 -B ii START *X Fig. /. 1 ; V 1 \ "X - ¦ ; i \ 1h \ | ' ~1 1 1 7_ | ^ 1 i i 1 1 5 f ^ ) \ ! 1 1 i N, t 1 1 \ N / 8 ( \ 3 y7 \ i l / 1 V.V»|V! t / Y* PL
PL16120473A 1973-03-10 1973-03-10 PL89290B1 (pl)

Priority Applications (1)

Application Number Priority Date Filing Date Title
PL16120473A PL89290B1 (pl) 1973-03-10 1973-03-10

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PL16120473A PL89290B1 (pl) 1973-03-10 1973-03-10

Publications (1)

Publication Number Publication Date
PL89290B1 true PL89290B1 (pl) 1976-11-30

Family

ID=19961856

Family Applications (1)

Application Number Title Priority Date Filing Date
PL16120473A PL89290B1 (pl) 1973-03-10 1973-03-10

Country Status (1)

Country Link
PL (1) PL89290B1 (pl)

Similar Documents

Publication Publication Date Title
US5083299A (en) Tester for measuring signal propagation delay through electronic components
KR0133164B1 (ko) 반도체 소자의 입력 전이 검출회로
KR950007336A (ko) 모든 디지탈 접촉식 시간지연 칼리브레이터
US3828258A (en) Signal duration sensing circuit
US5452308A (en) Method for monitoring symmetrical two-wire bus lines and two-wire bus interfaces and device for carrying out the method
PL89290B1 (pl)
CN111654267B (zh) 一种可调脉冲发生器
US5065047A (en) Digital circuit including fail-safe circuit
US20080012597A1 (en) Method for controlling the evaluation time of a state machine
US7543201B2 (en) Semiconductor devices including test circuits and related methods of testing
RU193855U1 (ru) Двухканальный генератор-манипулятор прямоугольных импульсов
Boonkirdram et al. Design of fail-safe window comparator circuits using unconditional deterministic optimization
SU1432529A1 (ru) Устройство дл контрол логических блоков
SU1341667A2 (ru) Устройство дл сигнализации состо ни исполнительного механизма
SU788378A1 (ru) Устройство контрол кода &#34;1 из
Ali et al. Design of configurable digital spike filtering circuits in 130 nm CMOS process
SU765804A1 (ru) Устройство дл возведени в квадрат
SU1368858A1 (ru) Устройство дл программного управлени с самоконтролем
SU1709318A1 (ru) Устройство дл контрол цифровых блоков
SU725048A1 (ru) Устройство дл измерени динамических параметров микросхем
SU1343413A1 (ru) Сигнатурный анализатор
PL108539B2 (en) Method and system for introducing data into digital appliances
SU1206730A1 (ru) Устройство дл контрол коммутационных изделий
RU1830538C (ru) Устройство дл оценки скорости изменени аналогового сигнала
SU1600884A1 (ru) Устройство дл контрол разнотолщинности полосы