PL86807B1 - - Google Patents

Download PDF

Info

Publication number
PL86807B1
PL86807B1 PL16534573A PL16534573A PL86807B1 PL 86807 B1 PL86807 B1 PL 86807B1 PL 16534573 A PL16534573 A PL 16534573A PL 16534573 A PL16534573 A PL 16534573A PL 86807 B1 PL86807 B1 PL 86807B1
Authority
PL
Poland
Prior art keywords
inputs
frequency divider
multiplier
integrators
controlled frequency
Prior art date
Application number
PL16534573A
Other languages
English (en)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed filed Critical
Priority to PL16534573A priority Critical patent/PL86807B1/pl
Publication of PL86807B1 publication Critical patent/PL86807B1/pl

Links

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)

Description

Przedmiotem wynalazku jest uklad do automa¬ tycznego obliczania kolejnych wartosci funkcji ko¬ relacji pomiedzy dwoma sygnalami przypadkowymi sluzacy do wyznaczania charakterystyk statystycz¬ nych sygnalów. Uklad ten moze byc równiez za¬ stosowany do identyfikacji obiektów.Znany jest dotychczas uklad do wyznaczania ko¬ lejnych wartosci funkcji korelacji zlozony z kas¬ kadowego polaczenia ukladu mnozacego, ukladu calkujacego i przetwornika analogowo-cyfrowego.Wada opisanego rozwiazania jest niemozliwosc zastosowania bardzo dlugich czasów calkowania, jak równiez trudnosci z zapewnieniem latwej zmia¬ ny tego czasu w szerokich granicach. Ponadto przetwornik analogowo-cyfrowy dolaczony do wyjscia ukladu calkujacego wprowadza dodatkowy blad wartosci funkcji korelacji Sygnal proporcjonalny do calki iloczynu dwóch przebiegów moze byc tez rejestrowany wprost na rejestratorze analogowym z pominieciem przetwor¬ nika analogowo-cyfrowego. Jednakze zarejestrowa¬ ny sygnal w postaci analogowej jest niedogodny do dalszej obróbki np. na maszynie cyfrowej.Celem wynalazku jest opracowanie ukladu do wyznaczania kolejnych wartosci funkcji korelacji umozliwiajacego dowolne ustawianie czasu calko¬ wania i zapewniajacego zastosowanie bardzo dlu¬ gich czasów calkowania.Cel ten zostal osiagniety przez zastosowanie dwóch pracujacych na przemian integratorów po^ laczonych przez dwa oddzielne komparatory z wejs¬ ciami przerzutnika dwustabilnego na którego wyjs¬ ciu otrzymuje sie impulsy o czestotliwosci propor¬ cjonalnej do iloczynu sygnalów wejsciowych. Impul¬ sy te wykorzystywane sa równiez do sterowania praca integratorów. Wyjscie przerzutnika dwusta¬ bilnego polaczone jest poprzez przelacznik dwubie¬ gunowy, sterowany dzielnik czestotliwosci i licznik z rejestrem wyjsciowym. Sterowany dzielnik czesto¬ tliwosci, licznik oraz rejestr wyjsciowy polaczone sa z blokiem sterowania, który synchronizuje pra¬ ce tych ukladów. Ponadto dla impulsowych sygna¬ lów wejsciowych wykorzystuje sie binarny uklad mnozacy dolaczony poprzez przelacznik dwubiegu¬ nowy do wejscia sterowanego dzielnika czestotli¬ wosci.Zaleta rozwiazania wedlug wynalazku jest za¬ pewnienie bardzo dlugich czasów calkowania oraz mozliwosc latwej zmiany czasu calkowania przez przelaczenie sterowanego dzielnika czestotliwosci.Otrzymany sygnal wyjsciowy ma postac cyfrowa co jest szczególnie korzystne, w przypadku reje¬ stracji lub wspólpracy z maszyna cyfrowa.Przedmiot wynalazku jest pokazany w przykla¬ dzie wykonania na rysunku, na którym fig. 1 przedstawia schemat blokowy ukladu do automa¬ tycznego obliczania kolejnych wartosci funkcji ko¬ relacji, a fig. 2 przebiegi czasowe napiec na wyjs¬ ciach poszczególnych bloków tego ukladu.Pokazane na fig. 1 urzadzenie zawiera uklad 86 80786 807 3 4 mnozacy 1, który oblicza iloczyn sygnalu przypad¬ kowego x (t) doprowadzonego do wejscia Wl oraz sygnalu przypadkowego y (t — l) doprowadzonego do wejscia W2 i opóznionego wzgledem sygnalu x (t) o czas l. Napiecie wyjsciowe ukladu mnoza¬ cego 1 projporojiamailine do aloczyou d|wóch sygna¬ lów jest nastepnie calkowane na przemian w inte¬ gratorach 2 i 3 do których doprowadzone sa rów¬ niez sygnaly zerujace z wyjsc przerzutnika dwusta- bilnego 4. W czasie, gdy integrator 2 calkuje na¬ piecie wyjsciowe ukladu mnozacego 1 integrator 3 jest wyzerowany i odwrotnie. W chwili, gdy na¬ piecie integratora 2 osiagnie wielkosc napiecia wzorcowego«Up komparator 5 spowoduje przejscie przerzutnika dwustabilnego 4 do stanu „O".Wówczas zostaje wyzerowany integrator 2 i roz¬ poczyna calkowanie integrator 3. Gdy napiecie wyjsciowe integratora 3 osiagnie wartosc napiecia wzorcowego Up sygnal z komparatora 6 przerzuci przerzutnik dwustabilny 4 w stan „1", który spo¬ woduje wyzerowanie integratora 3 i rozpoczecie calkowania przez integrator 2. W wyniku kolejnych calkowan integratorów 2 i 3 na wyjsciu przerzut¬ nika dwustabilnego 4 otrzymamy ciag impulsów, których * ilosc K w Okresie czasu T wynosi: T K^AJ x<]t)-yi(t^l)d1t o gdzie A — oznacza wspólczynnik proporcjonalnosci zalezny od parametrów ukladu * Impulsy te po przejsciu przez sterowany dzielnik czestotliwosci 7 sa zliczane w liczniku 8. Po za¬ konczeniu calkowania stan licznika 8 przekazywa¬ ny jest do rejestru wyjsciowego 9* a nastepnie ste¬ rowany dzielnik czestotliwosci 7 oraz licznik 8 zo¬ staja wyzerowane. Prawidlowa wspólprace sterowa¬ nego dzielnika czestotliwosci 7 licznika 8 i rejestru wyjsciowego 9 zapewnia blok sterowania 10, do którego wejscia W6 doprowadza sie sygnaly rozpo¬ czecia i zakonczenia czasu calkowania T.Dowolnie duzy czas calkowania T uzyskuje sie poprzez zmiane stosunku podzialu sterowanego dzielnika czestotliwosci 7, która dokonywana jest automatycznie lub recznie poprzez wejscie W5.Jezeli przypadkowy sygnal impulsowy x (t) sta¬ nowi czestotliwosci impulsów np. przy impulsowym pomiarze predkosci obrotowej a sygnal y (t) jest przypadkowym sygnalem binarnym wykorzystuje sie wejscia W3 i W4 oraz binarny uklad mnozacy 11, na wyjsciu którego otrzymuje sie ilosc impul¬ sów proporcjonalna do iloczynu dwóch sygnalów.Dzialanie sterowanego dzielnika czestotliwosci 7, licznika 8 rejestru wyjsciowego 9 oraz bloku stero¬ wania 10 jest identyczne jak w poprzednim przy¬ padku.Wielkosc cyfrowa otrzymywana na wyjsciu re¬ jestru 9 proporcjonalna do kolejnych wartosci funkcji korelacji moze byc rejestrowana na dowol¬ nym rejestratorze cyfrowym. Przebiegi napiec . na wyjsciach wybranych bloków ukladu ilustruje fig. 2, przy czym diagram a — przedstawia przebieg napiecia wyjsciowego integratora 2, b — przebieg napiecia wyjsciowego integratora 3, zas c — prze¬ bieg napiecia wyjsciowego przerzutnika dwustabil¬ nego 4. Na osi rzednych jest zaznaczony poziom napiecia wzorcowego Up PL

Claims (4)

1. Zastrzezenie patentowe
2. Uklad do automatycznego obliczania kolejnych wartosci funkcji korelacji posiadajacy uklad mno¬ zacy oraz integratory, znamienny tym, ze wejscia ukladu mnozacego (1) dolaczone sa poprzez inte¬ gratory (2 i 3) do wejsc komparatorów (5 i 6), któ¬ rych drugie wejscia dolaczone sa do stalego napie¬ cia wzorcowego (Up) zas wyjscia komparatorów (5 i 6) steruja przerzutnik dwustabilny (4), którego wyjscia dolaczone sa do wejsc zerujacych integra¬ torów (2 i
3. ), przy czym jedno z wyjsc przerzutni¬ ka dwustabilnego (
4. ) polaczone jest poprzez prze¬ lacznik (P), sterowany dzielnik czestotliwosci (7) i licznik (8) z wejsciem rejestru wyjsciowego (9), a sygnaly sterujace sa podawane z bloku sterowania (10) do wejsc ustawiajacych sterowanego dzielnika czestotliwosci (7), licznika (8) i rejestru wyjsciowe¬ go (9), natomiast wejscia (W3 i W4) polaczone sa poprzez binarny uklad mnozacy (11) i przelacznik (P) do wejscia sterowanego dzielnika czestotliwos¬ ci (7). 15 20 25 30 35 4086 807 S^=CH Figi KY JTFrPTT^T Up III' I I mm b_n l ! ! Fig.2 PL
PL16534573A 1973-09-20 1973-09-20 PL86807B1 (pl)

Priority Applications (1)

Application Number Priority Date Filing Date Title
PL16534573A PL86807B1 (pl) 1973-09-20 1973-09-20

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PL16534573A PL86807B1 (pl) 1973-09-20 1973-09-20

Publications (1)

Publication Number Publication Date
PL86807B1 true PL86807B1 (pl) 1976-06-30

Family

ID=19964129

Family Applications (1)

Application Number Title Priority Date Filing Date
PL16534573A PL86807B1 (pl) 1973-09-20 1973-09-20

Country Status (1)

Country Link
PL (1) PL86807B1 (pl)

Similar Documents

Publication Publication Date Title
US3778794A (en) Analog to pulse rate converter
US4774457A (en) Electric power measuring devices
US4164733A (en) Quantized feedback analog to digital converter with offset voltage compensation
PL86807B1 (pl)
US4157500A (en) Multiperiodical phasemeter
CA1224879A (en) Voltage-to-frequency and analog-to-digital converter circuit
GB2076547A (en) Resistance Measuring Circuit
CA1288138C (en) Clock-controlled pulse width modulator
JPS57151888A (en) Time measuring device
SU918873A1 (ru) Цифровой частотомер
SU1363143A1 (ru) Устройство дл определени динамической нестабильности переходного сопротивлени контакта
RU2101746C1 (ru) Устройство для измерения отношения двух временных интервалов
RU2032884C1 (ru) Интегрирующий измеритель отношения двух временных интервалов
SU998976A1 (ru) Устройство дл измерени RLC-параметров
US4104590A (en) Digital device for measuring instantaneous parameter values of slowly varying processes
SU1269042A1 (ru) Цифровой измеритель отношени двух напр жений посто нного тока
JPS6241464Y2 (pl)
SU864137A1 (ru) Многофункциональный аналогоцифровой преобразователь
SU759981A1 (ru) Цифровой омметр1
SU1273823A1 (ru) Устройство дл измерени среднего значени тока
RU1798711C (ru) Цифровой интегрирующий вольтметр
SU1241413A1 (ru) Фазовый дискриминатор
SU788031A1 (ru) Адаптивный цифровой фазометр
SU789907A1 (ru) Устройство дл измерени параметров импульсов периодического электрического сигнала
JPS57196621A (en) Digital logarithmic converter