PL83774B1 - - Google Patents

Description

Przedmiotem wynalazku jest uklad cyfrowego przetwornika logarytmicznego przeznaczony do zastosowa¬ nia w technice obróbki sygnalów, zwlaszcza w ukladach odbioru i obróbki sygnalów radiolokacyjnych oraz w przyrzadach i urzadzeniach z zakresu miernictwa elektronicznego.Znane cyfrowe przetworniki logarytmiczne budowane sa z pamieci stalej (ROM), ukladu adresowania i ukladu odczytu. Wyjscie ukladu adresowania polaczone jest z wejsciem adresowym pamieci ROM, a wyjscie informacyjne pamieci ROM piJat?i/rifcjest z wejsciem ukladu odczytu, na którego wyjsciu otrzymuje sie sygnal, zapisany w pamieci, którego wartosc jest w przyblizeniu równa wartosci logarytmu z sygnalu podanego na wejscie ukladu adresujacego. Uklady tego typu posiadaja kilka wad. Uklad taki wymaga stosowania pamieci, która jest kosztowna, posiada skomplikowana budowe, wymaga zasilania o duzej mocy i czesto stosowania skomplikowanych urzadzen klimatycznych (np. pamiec ferrytowa). Ponadto uklad taki wymaga zmudnego zapisywania wartosci do pamieci.Celem wynalazku jest wytworzenie w ukladzie elektronicznym sygnalu, którego wartosc jest zblizona w dostatecznym stopniu do wartosci logarytmu z przetwarzanego sygnalu, zas zadaniem wynalazku jest stworzenie ukladu elektronicznego przeznaczonego do osiagniecia tego celu i zbudowanego z mozliwie malej ilosci elementów.Cel ten zostal osiagniety przez to, ze uklad przetwornika logarytmicznego zostal zbudowany z ukladu decyzyjnego, ukladu mnozenia binarnego i ukladu skladania sygnalów. Wyjscie ukladu decyzyjnego polaczone jest z wejsciem sterujacym ukladu mnozenia binarnego i z wejsciem informacyjnym ukladu skladania sygnalów.Wyjscie ukladu decyzyjnego polaczone jest z wejsciem sterujacym ukladu mnozenia binarnego i z wejsciem informacyjnym ukladu skladania sygnalów. Wyjscie ukladu mnozenia binarnego polaczone jest z innym wejsciem informacyjnym ukladu skladania sygnalów. Sygnal przetwarzany podawany jest na wejscie informacyj¬ ne ukladu decyzyjnego i ukladu mnozenia binarnego.Stosujac ten uklad unika sie stosowania kosztownych ukladów pamieci. Poza tym uklad wedlug wynalazku odznacza sie wieksza szybkoscia pracy i wieksza niezawodnoscia w porównaniu ze znanymi ukladami przy zachowaniu tej samej dokladnosci.2 83 774 Uklad wedlug wynalazku w przykladowym wykonaniu, przedstawiony jest na zalaczonym rysunku.Wejscie 4 ukladu decyzyjnego D polaczone jest z wejsciem sterujacym 5 ukladu mnozenia binarnego MB, zas wyjscie 3 ukladu decyzyjnego z wejsciem informacyjnym 7 ukladu skladania sygnalów SS. Wyjscie informacyjne 6 ukladu mnozenia binarnego MB polaczone jest z wejsciem informacyjnym 8 ukladu skladania sygnalów SS. Sygnal wejsciowy X podawany jest na wejscie 1 ukladu mnozenia binarnego MB i na wejscie 2 ukladu decyzyjnego D. Na wyjsciu 4 ukladu decyzyjnego D pojawia sie sygnal binarny w kodzie równoleglym, którego wartosc jest równa wartosci funkcji schodkowej a(X). Jednoczesnie na wyjsciu 3 ukladu decyzyjnego D pojawia sie sygnal binarny w kodzie równoleglym, którego wartosc jest równa funkcji schodkowej (3 (X). Na wyjsciu informacyjnym 6 ukladu mnozenia binarnego MB pojawia sie sygnal, którego wartosc jest równa wartosci sygnalu wyjsciowego pomnozonego przez funkcje schodkowa )3 (X). Na skutek tego na wyjsciu 9 ukladu skladania sygnalów SS pojawia sie sygnal Y, którego wartosc jest równa sumie wartosci funkcji schodkowej ]3 (X) i sygnalu wejsciowego X pomnozonego przez wartosc funkcji schodkowej a (X). Wartosc sygnalu wyjsciowego Y jest z dokladnoscia ±0,3 dB równa wartosci logarytmu z przetwarzanego sygnalu X. PL

Claims (1)

1. Zastrzezenie patentowe Uklad cyfrowego przetwornika logarytmicznego, w sklad którego wchodzi uklad decyzyjny, uklad mnozenia binarnego i uklad skladania sygnalów, znamienny tym, ze wyjscie (3) ukladu decyzyjnego (D) jest polaczone z wejsciem (7) ukladu skladania sygnalów (SS) zas wyjscie (4) ukladu decyzyjnego (D) polaczone jest z wejsciem (5) ukladu mnozenia binarnego (MB), którego wyjscie (6) polaczone jest z wejsciem (8) ukladu skladania sygnalów (SS), który jest sumatorem arytmetycznym lub wielobitowa bramka sumy logicznej, na którego wyjsciu (9) otrzymuje sie przyblizona wartosc logarytmu lub antylogarytmu z sygnalu podanego na wejscie (1) ukladu mnozenia binarnego (MB) i na wejscie (2) ukladu decyzyjnego (D). ,5 tjd :-~-~....,.....- Prac. Poligraf. UPPRL. Naklad 120 + 18 egz. Cena 10 zl PL