Pierwszenstwo: Zgloszenie ogloszono: 05.05.1973 Opis patentowy opublikowano: 21.04.1975 76878 KI. 42m3,7/385 MKP G06f 7/385 Civ VL-.Ui Urzedu Pr^-r.fcw-nr Falskiej m, Twórcywynalazku: TeresaRydosz, Wanda Banaszewska Uprawniony z patentu tymczasowego: Osrodek Badawczo-Rozwojowy Pomiarów i Automatyki Elektronicznej, Wroclaw (Polska) Sposób dynamicznego sumowania liczb zapisanych statycznie w systemie dziesietnym kodowanym dwójkowo i uklad do realizacji tego sposobu Przedmiotem wynalazku jest sposób dynamicznego sumowania liczb zapisanych statycznie w systemie dzie¬ sietnym kodowanym dwójkowo z wykorzystaniem licznika impulsów elektrycznych oraz uklad do realizacji tego sposobu.Znany sposób sumowania liczb dziesietnych kodowanych dwójkowo realizowany jest za pomoca zliczania impulsów elektrycznych z zastosowaniem dwóch liczników dziesietnych i ukladu porównywania, przy czym jeden z liczników wykorzystywany jest do rejestracji sumy liczb, a drugi wraz z ukladem porównywania, w celu ograniczenia ilosci impulsów wybieranych z ciagu impulsów generatora, do ilosci impulsów równej wartosci liczby dodawanej. - Niedogodnoscia znanego sposobu jest dlugi czas sumowania oraz koniecznosc stosowania rozbudowanych ukladów.Celem wynalazku jest usuniecie tych niedogodnosci, to jest skrócenie czasu sumowania oraz unikniecia koniecznosci stosowania dwóch liczników impulsów i skomplikowanego ukladu porównywania. Zagadnieniem technicznym wymagajacym rozwiazania jest opracowanie sposobu sumowania liczb zapisanych statycznie w systemie dziesietnym kodowanym dwójkowo oraz ukladu do stosowania tego sposobu, realizujacych postawio¬ ny cel.Cel ten zostal osiagniety przez opracowanie sposobu, w którym liczba dodajnika, zapisana w rejestrze dodajnika, w systemie dziesietnym kodowanym dwójkowo, podlega procesowi przetworzenia w ten sposób, ze stany tetrady charakteryzujace kazda kolejna cyfre liczby sa podawane równoczesnie na cztery iloczyny logiczne, przy czym na wejscie pierwszego iloczynu jest podawany stan odpowiadajacy pozycji 2° tetrady sygnal o czesto¬ tliwosci równej polowie czestotliwosci sterujacej oraz negacja sygnalów o czestotliwosciach jednej czwartej, jednej ósmej ijednej szesnastej czestotliwosci sterujacej, na wejscie drugiego iloczynu jest podawany stan odpo¬ wiadajacy pozycji 21 tetrady, sygnal o czestotliwosci równej jednej czwartej czestotliwosci sterujacej oraz nega¬ cja sygnalów o czestotliwosci jednej ósmej i jednej szesnastej czestotliwosci sterujacej, na wejscie trzeciego ilo¬ czynu jest podawany stan odpowiadajacy pozycji 22, sygnal o czestotliwosci równej jednej ósmej czestotliwosci sterujacej oraz negacja sygnalu o czestotliwosci równej jednej szesnastej czestotliwosci sterujacej, zas na wejscie2 76878 czwartego iloczynu jest podawany stan odpowiadajacy pozycji 23 i sygnal o czestotliwosci równej jednej szesnas¬ tej czestotliwosci sterujacej. Z kolei sygnaly wyjsciowe z czterech iloczynów logicznych poddaje sie operacji sumowania logicznego, którego wynik jest iloczynowany z sygnalem o czestotliwosci równej czestotliwosci steru¬ jacej, a otrzymany iloczyn, bedacy ciagiem impulsów o liczbie impulsów równej przetwarzanej cyfrze, jest poda¬ wany na wejscie dekady licznika, zgodnej z pozycja dziesietna tej cyfry.Sposób wedlug wynalazku ma te zalety, ze pozwala na znaczne zmniejszenie ilosci uzytych elementów logicznych w porównaniu do znanego sposobu, przy równoczesnym skróceniu czasu operacji sumowania, dzieki "zmniejszeniu liczby impulsów niezbednych do realizacji sumy liczb. W znanym sposobie liczba impulsów jest równa liczbie sumowanej, w sposobie wedlug wynalazku ilosc impulsów jest równa tylko sumie cyfr tej liczby.Sposób sumowania liczb wedlug wynalazku moze znalezc zastosowanie w ukladach obróbki wyniku po¬ miarów przyrzadów cyfrowych.Sposób sumowania liczb zapisanych statycznie w systemie dziesietnym kodowanym dwójkowo, wedlug' , wynalazku, zostanie blizej objasniony w przykladzie wykonania na rysunku, który przedstawia schemat blokowy ukladu do sumowania liczb trzycyfrowych.Liczba dodajnika zostaje zapisana w rejestrze dodajnika 1. Stany tetrady, wystepujace w postaci kombinacji dwóch poziomów sygnalów, przyporzadkowanych zeru i jedynce logicznej, wystepujace na pozycjach 2°,,21,22 i23, charakteryzujace kazda cyfre dowolnej liczby dodajnika, sa podawane równoczesnie przez przelaczajacy uklad 2 na cztery iloczyny logiczne 3, 4, 5 i 6. Na wejscia pierwszego iloczynu logicznego 3jest podawany stan odpowiadajacy pozycji 2°, sygnal o czestotliwosci równej polowie czestotliwosci sterujacej oraz negacja sygna¬ lów o czestotliwosci jednej czwartej, jednej ósmej i jednej szesnastej czestotliwosci sterujacej.W przykladzie ukladu do sumowania liczb trzycyfrowych wedlug wynalazku sygnal o czestotliwosci równej polowie czestotliwosci sterujacej jest podawany z wyjscia A pierwszego dzielnika czestotliwosci 7, zas negacja sygnalów o czestotliwosci jednej czwartej, jednej ósmej i jednej szesnastej czestotliwosci sterujacej jest podawana z zanegowanych wyjsc B, C i D drugiego, trzeciego i czwartego dzielnika czestotliwosci 8, 9 i 10. Na wejscia drugiego iloczynu logicznego 4 jest podawany stan odpowiadajacy pozycji 21, sygnal o czestotliwosci równej jednej czwartej czestotliwosci sterujacej oraz negacja sygnalów o czestotliwosci jednej ósmej i jednej szesnastej czestotliwosci sterujacej. Sygnal o czestotliwosci równej jednej czwartej czestotliwosci sterujacej jest podawany z wyjscia B drugiego dzielnika czestotliwosci 8, zas negacja sygnalów o czestotliwosci jednej ósmej i jednej szesnastej czestotliwosci sterujacej jest podawana z zanegowanych wyjsc C iD trzeciego i czwartego dzielnika czestotliwosci 9 i 10. Na wejscia trzeciego iloczynu logicznego 5 jest podawany stan odpowiadajacy pozycji 22, sygnal o czestotliwosci równej jednej ósmej czestotliwosci sterujacej oraz negacja sygnalu o czestotli¬ wosci jednej szesnastej czestotliwosci sterujacej.Sygnal o czestotliwosci równej jednej ósmej czestotliwosci sterujacej jest podawany z wyjscia C trzeciego dzielnika czestotliwosci 9, zas negacja sygnalu o czestotliwosci jednej szesnastej czestotliwosci sterujacej jest podawane z zanegowanego wyjscia D czwartego dzielnika czestotliwosci 10. Na wejscia czwartego iloczynu logicznego 6, jest podawany stan odpowiadajacy pozycji 23 i sygnal o czestotliwosci równej jednej szesnastej czestotliwosci sterujacej, podawany z wyjscia D czwartego dzielnika czestotliwosci 10.W dalszej kolejnosci sygnaly wyjsciowe z czterech iloczynów logicznych 3, 4, 5 i 6 poddaje sie operacji sumowania logicznego w sumie logicznej 11, a nastepnie wynik sumowania jest iloczynowany z sygnalem o cze¬ stotliwosci równej czestotliwosci sterujacej w dodatkowym iloczynie logicznym 13. Sygnal ten jest podawany z wyjscia generatora 12 na wejscie dodatkowego iloczynu logicznego 13, a otrzymany iloczyn jest podawany z wyjscia dodatkowego iloczynu logicznego 13, przez przelaczajacy uklad 14 i uklad sprzezenia 15 na wejscie odpowiedniej dekady licznika 16. W analogiczny sposób przebiega proces przetwarzania nastepnych cyfr liczby dodajnika az pelny wynik sumowania zostanie zarejestrowany w liczniku 16.Uklad do realizacji sposobu sumowania liczb wedlug wynalazku ma cztery iloczyny logiczne 3, 4, 5 i 6.Jedno z wejsc kazdego z iloczynów logicznych 3, 4, 5 i 6 jest polaczone z jednym z wyjsc przelaczajacego ukladu 2, który jest polaczony z rejestrem dodajnika 1. Wejscia pierwszego iloczynu logicznego 3 sa ponadto polaczone z wyjsciem A pierwszego dzielnika czestotliwosci 7 oraz zanegowanymi wyjsciami B, C i D drugiego, trzeciego i czwartego dzielnika czestotliwosci 8, 9 i 10. Wejscia drugiego iloczynu logicznego 4 sa ponadto polaczone z wyjsciem B drugiego dzielnika czestotliwosci 8 oraz z zanegowanymi-wyjsciami C iD trzeciego i czwartego dzielnika czestotliwosci 9 i 10. Wejscia czwartego iloczynu logicznego 5 sa ponadto polaczone z wyjsciem C trzeciego dzielnika czestotliwosci 9 oraz z zanegowanym wyjsciem D czwartego dzielnika czestotli¬ wosci 10, zas wejscie czwartego iloczynu logicznego 6 jest ponadto polaczone z wyjsciem D czwartego dzielnika czestotliwosci 10. Wyjscia czterech iloczynów logicznych 3, 4, 5 i 6 sa polaczone z czterema wyjsciami sujny logicznej 11. Wyjscie sumy logicznej 11 jest polaczone z jednym z wejsc dodatkowego iloczynu logicznego 13,76878 3 którego drugie wejscie jest polaczone z wyjsciem generatora 12, wytwarzajacym impulsy sterujace. Wyjscie generatora 12jest ponadto polaczone z wejsciem pierwszego dzielnika czestotliwosci 7.Wyjscie pierwszego dzielnika czestotliwosci 7 jest polaczone z wejsciem drugiego dzielnika czestotliwosci 8, którego wyjscie jest polaczone z wejsciem trzeciego dzielnika czestotliwosci 9, którego zas wyjscie jest pola¬ czone z kolei z wejsciem czwartego dzielnika czestotliwosci 10. Wyjscie dodatkowego iloczynu logicznego 13 jest polaczone poprzez przelaczajacy uklad 14 i uklad sprzezenia 15 z wejsciami licznika 16. Sterujacy uklad 17 jest polaczony z "wyjsciem D czwartego dzielnika czestotliwosci 10, a wyjscie tego sterujacego ukladu 17 jest pola¬ czone z przelaczajacym ukladem 2 i przelaczajacym ukladem 14. PL PL