PL62346B1 - - Google Patents

Description

Pierwszenstwo: Opublikowano: 31.111.1971 62346 KI. 42 t2, 7/00 MKP G 11 c, 7/00 [iliUOTLKAl Wspóltwórcy wynalazku: Bohdan Wojtowicz, Andrzej Switalski Wlasciciel patentu: Instytut Maszyn Matematycznych, Warszawa (Polska) Uklad sterowania pamieci ferrytowej Przedmiotem wynalazku jest uklad sterowania pamieci ferrytowej, zwany dalej centralna jednos¬ tka, przeznaczony do sterowania pamieci z blokiem ferrytowym o dowolnej ilosci slów, lub tez pamieci wspólpracujacej z wieloma blokami rdzeni.Dotychczasowe rozwiazania konstrukcyjne ukla¬ dów oparte sa w wiekszosci na standartowych ukla¬ dach logicznych jak, inwertery, przerzutniki, elek¬ troniczne uklady opózniajace oraz linie dlugie.Tego typu uklady konstruowane sa z uwzgled¬ nieniem ogólnej struktury systemu pamieci i ukla¬ dów elektroniki zastosowanych w poszczególnych jej podzespolach. W dotychczasowych stosowanych indywidualnych rozwiazaniach wada jest to, ze dla danego typu pamieci nalezy konstruowac indywi¬ dualny system sterowania, co wiaze sie ze zwiek¬ szonymi kosztami. Nieznane sa natomiast uklady, które okreslic mozna jako centralne jednostki ste¬ rowania, pozwalajace na zastosowanie ich do do¬ wolnego typu pamieci ferrytowych.Celem wynalazku jest opracowanie ukladu, umoz¬ liwiajacego sterowanie pamieci ferrytowej przy po¬ mocy samodzielnego bloku, który zgodnie z odpo¬ wiednimi mikrooperacjami przyjetymi dla danego typu pamieci, generuje odpowiednie impulsy po¬ trzebne dla zapewnienia wlasciwej kolejnosci dzia¬ lania i czasu pracy poszczególych zespolów elektro¬ niki.Cel ten wedlug wynalazku zostal osiagniety przez zaopatrzenie ukladu w dwa podzespoly, z których 10 15 20 30 pierwszy podzespól odczytu posiada trzy pamieta¬ jace uklady przerzutnikowe i polaczone od strony wejsc z ukladem kontroli sterowania, a od stro¬ ny wyjsc trzeci uklad pamietajacy polaczony jest poprzez nadajnik linii podzespolu odczytu z linia opózniajaca podzespolu odczytu, natomiast drugi uklad pamietajacy z ukladami wyjsciowymi pod¬ zespolu odczytu w postaci kluczy, a pierwszy uklad pamietajacy z kluczem podzespolu , odczytu przy czym z linia opózniajaca podzespolu odczytu pola¬ czone sa separatory podzespolu odczytu, z których pierwszy separator polaczony jest z trzecim ukla¬ dem pamietajacym a pozostale separatory z przy¬ porzadkowanymi im ukladami wyjsciowymi pod¬ zespolu odczytu, które z kolei polaczone sa z ukla¬ dem kontroli sterowania, natomiast podzespól dru¬ gi zapisu, posiada czwarty przerzutnikowy uklad pamietajacy polaczony od strony wejscia z ukladem kontroli sterowania i kluczem podzespolu odczytu, a wyjscie jego jest polaczone poprzez nadajnik linii podzespolu zapisu z linia opózniajaca podzespolu zapisu, do której dolaczone sa separatory podze¬ spolu zapisu, z czego separator pierwszy polaczony jest z czwartym ukladem pamietajacym, a pozosta¬ le separatory podzespolu zapisu z ukladami wyj¬ sciowymi podzespolu zapisu, które sa polaczone z ukladem kontroli sterowania.Uklad centralnej jednostki sterowania, stanowiacy przedmiot niniejszego wynalazku, odznacza sie kil¬ koma szczególnie waznymi i istotnymi korzysciami 623463 62346 4 technicznymi i zaletami. Uklad ten umozliwia ste¬ rowanie ukladów elektroniki pamieci rozwiazanej na dowolnej technice tranzystorowej przez zasto¬ sowanie jako stopni wyjsciowych kluczy transfor- matorowo- tranzystorowy eh sterowanych z ukladu o stalej wydajnosci pradowej. Specyfika wlasnosci uzytego klucza pozwala na prace ukladu wyjscio¬ wego w dowolnej konfiguracji przy róznych war¬ tosciach napiec polaryzacji emitera i kolektora co umozliwia generowanie wyjsciowych impulsów ste¬ rujacych na dowolnych poziomach.Uklad ten umozliwia sterowanie pamieci o róz¬ nej dlugosci cyklu, przez zastosowanie ukladów umozliwiajacych generowanie impulsów o dowol- nij/a^ro^oBci. ij Efifrrplnym rozmieszczeniu w czasie.Sierokosc impulsu* fenerewanego w linii wyznacza opóznienie odcinka i linii opózniajacej, objetego pjfetla spre^emjL zwrotnego a ksztaltowanie * impul¬ sów wyjsci«*grcffer$dkonywane jest metoda odpo¬ wiedniego sumowania impulsów rozmieszczonych czasowo w linii opózniajacej. System ten umozli¬ wia ponadto stosowanie jednej jednostki sterowa¬ nia do pamieci z wieloma blokami rdzeni przez zwielokrotnienie ilosci ukladów wyjsciowych bez potrzeby rozbudowywania ukladów generujacych, bowiem kazdy z uzytych bloków przyporzadkowa¬ ny jest osobnej grupie pobudzanych równolegle ukladów wyjsciowych, przy czym wybór odpowied¬ niego bloku warunkuje dekoder adresu.Przedmiot wynalazku jest przedstawiony w przy¬ kladzie wykonania na rysunku, który przedstawia uklad blokowy centralnej jednostki sterowania, przeznaczony do pracy z pamiecia koincydencyjna z wieloma blokami rdzeni.Uklad sterowania zawiera dwa podzespoly, od¬ czytu A i zapisu B, które sterowane sa z ukladu kontroli sterowania UKS. Z chwila gdy uklady kontroli i sterowania UKS przyjma rozkaz z ma¬ szyny na wykonanie mikrooperacji, zostaje wysla¬ ny impuls pobudzajacy centralny uklad sterowania.Impulsy sterujace ukladami odczytu w pamieci ge¬ nerowane sa w podzespole odczytu A, a impulsy sterujace ukladami zapisu w podzespole zapisu B.Generacje tych impulsów inicjuja przerzutniko- we uklady pamietajace, trzeci P3 podzespolu odczy¬ tu i czwarty P4 podzespolu zapisu, które pobudzaja odpowiednie nadajniki linii, pierwszy Nx podzespolu odczytu lub drugi N2 podzespolu zapisu. Nadajniki te generuja impuls w pierwszej linii opózniajacej Li podzespolu odczytu lub -drugiej L2 podzespolu za¬ pisu. Czas trwania generowanego impulsu okresla polozenie odczepu na linii, z którego poprzez pierw¬ sze separatory Si podzespolu odczytu lub Si pod¬ zespolu zapisu utworzona jest petla sprezenia zwrot¬ nego warunkujaca wylaczenie przerzutnikowych ukladów pamietajacych, trzeciego P3 lub czwarte¬ go P4, co powoduje zakonczenie generacji impulsu propagowanego w linii.Ksztaltowanie impulsów wyjsciowych o dowol¬ nej dlugosci dokonywane jest metoda sumowania impulsu rozmieszczonego czasowo w linii opóznia¬ jacej poprzez odpowiednie rozmieszczenie na od¬ czepach linii bramek wejsciowych poszczególnych pozostalych separatorów S2— Sn i S2 — Sn pod¬ zespolu zapisu. Uksztaltowane na separatorach im¬ pulsy, pobudzaja uklady wyjsciowe Wi do Wm pod¬ zespolu odczytu Wx do Wm podzespolu zapisu, w postaci kluczy transformatorowo-tranzystorowych, które steruja odpowiednie moduly elektroniki pa¬ mieci.W cyklu odczytu uklady wyjsciowe Wx — W4, ste¬ rowane z separatora S2 generuja impulsy, które uruchamiaja klucze adresowe wlaczone na wyjscia ukladów W! — W4, natomiast uklady wyjsciowe W2 — W5, sterowane z separatora S3 generuja im¬ pulsy, które uruchamiaja generatory pradowe wla¬ czone na wyjscia ukladów W2 — W5. Uklady wyj¬ sciowe W3 — Wm, sterowane z separatora S4, uru¬ chamiaja wzmacniacze odczytu wlaczone na wyj¬ scia ukladów W3 — Wm.W cyklu zapisu separatory S2 steruja ukladami wyjsciowymi Wx — wi, które uruchamiaja gene¬ ratory wlaczone do ich wyjscia, separtor S3 steruje ukladami W2 — W7, które uruchamiaja klucze adre¬ sowe wlaczone do tych ukladów. Separatory S^ i S^ steruja odpowiednio ukladami wyjsciowymi W3 — W8 i W4 — W9 przy czym na wyjsciach ukladów W3 — W8 wlaczone sa generatory pradowe, nato¬ miast uklady W4 — W9 generowane sa impulsy do¬ datkowego pobudzania po zapisie. Uklady wyjscio¬ we W5 — Wm, sterowane z separatora Sn, daja na wyjsciu impulsy sygnalizujace koniec operacji. Ca¬ losc generowanych impulsów warunkowana jest na¬ stepujacymi mikrooperacjami „zapis", „odczyt — regulacja", „odczyt — czekaj", „czekaj — zapis".Generacje impulsów dla odpowiedniej mikroope¬ racji warunkuja przerzutnikowe uklady pamieta¬ jace podzespolu odczytu, pierwszy uklad pamieta¬ jacy Pi i drugi uklad pamietajacy P2.Dla mikrooperacji zapis impuls warunkujacy mi- krooperacje, wlacza przerzutnikowe uklady pamie¬ tajace, pierwszy Pi i trzeci P3, oraz wylacza drugi uklad pamietajacy P2. Uklad trzeci P3 z chwila wlaczenia wygenerowuje impuls w pierwszej linii opózniajacej Lif a drugi uklad pamietajacy P2 blo¬ kuje uklady wyjsciowe W3 i Wm sterujace uklada¬ mi odczytu, zas pierwszy uklad pamietajacy Pi umozliwia pobudzenie drugiej linii L2 impulsem konca mikrooperacji „odczyt", poprzez uklady sepa¬ ratorów Sn i klucza W0 podzespolu odczytu uru¬ chamiany zostaje czwarty uklad pamietajacy P4, co powoduje wygenerowanie wszystkich impulsów dla zapisu. W wyniku dla mikrooperacji „zapis", cykl odczytu wyzerowuje odpowiednia komórke pamieci, zas w drugiej czesci cyklu zostaje wykonana wlas¬ ciwa mikrooperacja „zapis".Dla mikrooperacji „odczyt — regeneracja" impuls warunkujacy mikrooperacje wlacza przerzutnikom uklady pamietajace Pi, P2, P3, które umozliwiaja wygenerowanie wszystkich impulsów dla odczytu i otwieraja przejscie dla wlaczenia przerzutniko- wego ukladu pamietajacego P4, który generuje im¬ pulsy zapisu co pozwala na odczytanie zapamieta¬ nej w pamieci informacji i ponowny jej zapis. PL

Claims (1)

1. Zastrzezenie patentowe Uklad sterowania pamieci ferrytowej w zaleznosci od wykonywanej mikrooperacji zgodnie z ustalo- 10 15 20 25 30 35 40 45 50 55 6062346 nym harmonogramem czasowym znamienny tym, ze zawiera dwa podzespoly, z których pierwszy (A) podzespól odczytu, posiada trzy pamietajace uklady przerzutnikowe (Pi, P2) i (P3) polaczone od strony wejsc z ukladem kontroli sterowania (UKS), a od strony wyjsc trzeci uklad pamietajacy (P3) pola¬ czony jest poprzez nadajnik linii (Ni) podzespolu odczytu z linia opózniajaca (Li) podzespolu odczy¬ tu, natomiast drugi uklad pamietajacy (P2) z ukla¬ dami wyjsciowymi podzespolu odczytu (W3 — Wm) w postaci kluczy, a pierwszy uklad pamietajacy (Pi) z kluczem (W0) podzespolu odczytu, przy czym z linia opózniajaca (Li) podzespolu odczytu pola¬ czone sa separatory podzespolu odczytu (Si...Sn), z których pierwszy separator (Si) polaczony jest z trzecim ukladem pamietajacym (P3) a pozostale separatory (S2...Sn) z przyporzadkowanymi im ukla- 10 15 6 darni wyjsciowymi podzespolu odczytu (Wi, W2...Wm), które z kolei polaczone sa z ukladem kontroli ste¬ rowania (UKS)i natomiast podzespól drugi (B) za¬ pisu, posiada czwarty przerzutnikowy uklad pamie¬ tajacy (P4) polaczony od strony wejscia z ukladem kontroli sterowania (UKS) i kluczem (W0) pod¬ zespolu odczytu, a wyjscie jego jest polaczone po¬ przez nadajnik linii (N2) podzespolu zapisu z linia opózniajaca (L2) podzespolu zapisu, do której do¬ laczone sa separatory (Si...Sn) podzespolu zapisu, z czego separator pierwszy (Si) polaczony jest z czwartym ukladem pamietajacym (P4), a pozostale separatory (S2...Sn) podzespolu zapisu z ukladami wyjsciowymi (Wi...Wm) podzespolu zapisu, które sa polaczone z ukladem kontroli sterowania (UKS). \ PL