PL58317B1 - - Google Patents

Download PDF

Info

Publication number
PL58317B1
PL58317B1 PL124842A PL12484268A PL58317B1 PL 58317 B1 PL58317 B1 PL 58317B1 PL 124842 A PL124842 A PL 124842A PL 12484268 A PL12484268 A PL 12484268A PL 58317 B1 PL58317 B1 PL 58317B1
Authority
PL
Poland
Prior art keywords
positions
transfer
digits
arguments
addition
Prior art date
Application number
PL124842A
Other languages
English (en)
Inventor
Pelagia Waligórska mgr
Bartlomiej Glo¬wacki mgr
inz. Andrzej Ziemkiewicz mgr
Original Assignee
Instytut Maszyn Matematycznych
Filing date
Publication date
Application filed by Instytut Maszyn Matematycznych filed Critical Instytut Maszyn Matematycznych
Publication of PL58317B1 publication Critical patent/PL58317B1/pl

Links

Description

Pierwszenstwo: Opublikowano: 10.XI.1969 58317 KI. 42 m3, 7/50 MKP G 06 f T^Sfe? CZYTELNIA Wspóltwórcy wynalazku: mgr Pelagia Waligórska, mgr Bartlomiej Glo¬ wacki, mgr inz. Andrzej Ziemkiewicz Wlasciciel patentu: Instytut Maszyn Matematycznych, Warszawa (Polaka) Sposób propagacji przeniesien w szybkich sumatorach binarnych i Przedmiotem wynalazku jest sposób propagacji przeniesien w szybkich sumatorach binarnych w elektronicznych urzadzeniach techniki cyfrowej, a w szczególnosci w urzadzeniach do dodawania i odejmowania liczb binarnych.Kazdy sumator binarny, jest urzadzeniem do dodawania liczb binarnych, zawierajacym uklady przeznaczone do tworzenia cyfr binarnych wyniku oraz uklady przeznaczone do generowania prze¬ niesien z pozycji mniej znaczacych sumatora na pozycje bardziej znaczace. Uklady realizujace przeniesienia z poszczególnych pozycji polaczone sa w tak zwana linie przeniesien.W urzadzeniach dodajacych i odejmujacych czas potrzebny na wykonanie dodawania dwóch do¬ wolnych liczb binarnych musi byc dostatecznie dlugi, aby zapewnic ustalenie sie przeniesien na wszystkich pozycjach.Najprostszym ze stosowanych ukladów jest linia przeniesien z szeregowa propagacja przeniesienia, stanowiaca uklad, w którym przeniesienie prze¬ chodzi przez poszczególne pozycje sumatora kolej¬ no, poczawszy od najmlodszych pozycji. Zasadni¬ cza wada takiego rozwiazania jest dlugi czas ocze¬ kiwania na pojawienie sie poprawnego wyniku.Znane sa równiez metody umozliwiajace osia¬ ganie wiekszej szybkosci dzialania ukladu, przy czym dwie z nich zasluguja na szczególne wy¬ róznienie a mianowicie: pierwsza z nich, tak zwana metoda skokowego przyspieszania przenie- 20 25 30 sien (skip-carry), polega na tym, ze niektóre po¬ zycje linii przeniesien rozbudowuje sie w taki sposób, iz przeniesienie propagowane z mlodszych pozycji sumatora, w niektórych przypadkach mo¬ ze omijac pewne elementy linii przeniesien. Dru¬ ga natomiast jest metoda przeniesien grupowych (look-ahead), polegajaca na tym, ze linie prze¬ niesien dzieli sie na grupy, z których kazda po¬ siada pewna liczbe pozycji linii przeniesien, z tym, ze taka grupa pozycji jest nastepnie traktowana jak jedna makro-pozycja linii przeniesien, co po¬ zwala zastapic przeniesienia z poszczególnych po¬ zycji w obrebie grupy jednym przeniesieniem grupowym.Obie powyzsze metody wykazuja jednak te nie¬ dogodnosc, ze poszczególne pozycje sumatora róz¬ nia sie miedzy soba budowa, co utrudnia kon¬ strukcje i sterowanie. Ponadto nie w kazdym przypadku spelnione sa warunki na wystapienie przeniesien przyspieszonych badz grupowych, nie w kazdym zatem przypadku nastepuje oczekiwa¬ ne przyspieszenie dzialania.Celem wynalazku jest unikniecie tych niedo¬ godnosci i dalsze zwiekszenie szybkosci dzialania sumatora.Cel ten zostal osiagniety przez zastosowanie przeniesienia generowanego przez uklady logiczne na dowolnej pozycji do generowania przeniesie¬ nia na pozycji bardziej znaczacej, odleglej od da¬ nej o pewna, wieksza od jednosci, liczbe pozycji 583173 • ustalona dla konkretnej realizacji urzadzenia.W omawianym sposobie nie ma podzialu na gru¬ py pozycji, zatem budowa pozycji moze byc iden¬ tyczna. Dzieki temu sumator ma jednolita i przej¬ rzysta strukture, co znacznie ulatwia konstrukcje i sterowanie. Ponadto szybkosc dzialania sumato¬ ra jest wieksza niz obecnie stosowanych rozwia¬ zan (na przyklad dla sumatora 24-pozycjowego o okolo 15%). Niezaleznie od tego, ze niniejszy wy¬ nalazek jest zilustrowany i opisany na podstawie szczególnego przykladu opartego na nim rozwia¬ zania, jest oczywiste, ze rózne zmiany oraz usu¬ niecie pewnych elementów, tak w formie, jak i w szczególach, moga byc realizowane bez zasadni¬ czych odchylen od istoty i zakresu wynalazku, ujetych w niniejszych zastrzezeniach patentowych.' Wynalazek zostanie blizej wyjasniony na przy¬ kladzie dzialania urzadzenia przedstawionego na rysunkach, z których fig. 1 przedstawia fragment* sumatora zlozonego z kilku pozycji, gdzie pozycje najmlodsze polozone sa z prawej strony, oraz ilu¬ struje sposób propagacji przeniesien przy linii rozdzielonej na 3 podlinie; fig. 2 przedstawia ten sam fragment sumatora, jedynie dla wiekszej jasnosci podlinie A, B, C linii przeniesien nary¬ sowane zostaly osobno, a ponadto przerywanymi ¦liniami zaznaczono wplyw wytwarzanych w blo¬ kach la—6a funkcji wstepnie przetwarzajacych argumenty wejsciowe; fig. 3 przedstawia budowe pozycji sumatora zrealizowanego za pomoca ele¬ mentów logiki dwuwarstwowej N—OR—AND; fig. 3a przedstawia te sama pozycje sumatora przy zalozeniu, ze przeniesienie realizowane na ele¬ mencie P, reprezentowane jest przez wartosc pro¬ sta pi i fig. 4 przedstawia te sama pozycje suma¬ tora, co na fig. 3, jedynie elementy X i Y wypo¬ sazone zostaly w dodatkowe bramki, sluzace do odejmowania dwóch liczb na podstawie algoryt¬ mu, w którym odejmowanie realizuje sie przez dodanie do jednej liczby zanegowanych cyfr dru¬ giej liczby z uwzglednieniem przeniesienia poczat¬ kowego, wprowadzanego na wejscie najmlodszej pozycji sumatora.Na fig. 1, która przedstawia fragment sumatora zlozonego z kilku pozycji, symbole al do a6 ozna¬ czaja cyfry binarne jednego z argumentów doda¬ wania, symbole bl do b6 oznaczaja cyfry binarne drugiego argumentu, a symbole pi do p6 ozna¬ czaja przeniesienia generowane na poszczególnych pozycjach. Bloki la do 6a zawieraja uklady prze¬ znaczone do wstepnego przetwarzania cyfr obu ar - gumentów i wytwarzania funkcji wykorzystywa¬ nych nastepnie do generacji przeniesien oraz do wytwarzania cyfr wyniku, jak równiez uklady tworzace cyfry wyniku. Bloki ljb do 6b sa elemen¬ tami linii przeniesien. Przeniesienie generowane na dowolnej pozycji linii przeniesien omija dwie najblizsze pozycje, a wchodzi dopiero na trzecia z kolei. Wszystkie bloki moga miec dowolna konstrukcje, pod warunkiem, ze ich elementy umozliwia realizacje funkcji logicznych.Na fig. 3, która przedstawia budowe pozycji sumatora zrealizowanego przy pomocy elementów logiki dwuwarstwowej, elementy X, Y i R sluza do wstepnego przetwarzania argumentów wejscio¬ wi?. • -: < a-A < 4 ' * wyeh. Jezeli pozycje sumatora ponumerowane sa kolejno, poczawszy od pozycji najmlodszej oraz rozwazana pozycja ma pewien numer i, to na wejscie elementu X wchodza wartosci cyfr argu- 5 mentów dodawania ai oraz bi a na wejsciu ele¬ mentu Y wchodza wartosci proste cyfr ai oraz bi.Funkcje wyjsciowe xa oraz yi elementów X i Y wchodza na wejsciu elementu R. Funkcje xi, yi oraz Ri sluza wraz z wartoscia prosta i zanego- 10 wana przeniesienia pa-i i p^ z mlodszej pozycji do wyznaczenia cyfry binarnej wyniku si na elemencie S zgodnie z ponizsza tabela ai . bi Pi-i Xi yi Rd Si 0 0 0 0 1 0 0 1 0 0 0 0 1 1 0 1 0 0 0 1 1 1 1 0 1 0 0 0 0^ 0 1 0 1 0 1 1 0 1 0 i*r 1 0 0 1 1 0 0 1 0 1 1 1 1 0 0 - 1 Element..P stanowi skladnik, linii przeniesien.Jezeli cyfry ai oraz bi argumentów wejsciowych sa jedynkami, wówczas Xi=l i na wyjsciu ele¬ mentu P jest zero, niezaleznie od stanu argumen- 25 /tów wejsciowych bramek 2—4 elementu P. Jezeli cyfry ai oraz bi sa zerami, wówczas Xi=0 oraz Ri=0 i iloczyny na wejsciach kazdej z bramek elementu P sa równe zeru, niezaleznie od war¬ tosci pozostalych argumentów. 30 Gdy jedna z cyfr ai lub bi jest zerem, a druga jedynka; to Xi= 0, natomiast Ri=l i wartosc wyj¬ sciowej funkcji elementu P zalezy od wartosci funkcji x, y oraz R mlodszych pozycji sumatora.Dla tych wartosci sluszne sa zaleznosci omówione 25 dotychczas. Ostatecznie na wyjsciu elementu P realizowane jest przeniesienie z danej pozycji re¬ prezentowane przez wartosc zanegowana pi. Ele¬ ment N sluzy do zanegowania funkcji wyjsciowej elementu P, a jego wyjscie sluzy wylacznie do 40 wytworzenia cyfry wyniku na starszej pozycji. PL

Claims (4)

  1. Zastrzezenia patentowe 1. Sposób propagacji przeniesien w szybkich su- 45 matorach binarnych, wyposazonych w urzadze¬ nie do dodawania dwóch liczb binarnych, po¬ siadajacych uklady do generowania przeniesie¬ nia na kazdej pozycji, znamienny tym, ze przeniesienie generowane przez uklady logiczne 50 na dowolnej pozycji uzywane jest do genero¬ wania przeniesienia na pozycji bardziej zna¬ czacej, odleglej od danej o pewna, wieksza od jednosci liczbe pozycji, ustalona dla konkret¬ nej realizacji urzadzenia. 55
  2. 2. Sposób wedlug zastrz. 1, znamienny tym, ze przeniesienie generowane na dowolnej pozycji, wyznaczane jest przez uklady do generowania przeniesien, w zaleznosci od wartosci cyfr obu argumentów dodawania na tej pozycji, od prze- 60 niesienia wchodzacego na te pozycje z pozycji mlodszej, odleglej o ustalona liczbe pozycji oraz od wartosci cyfr obu argumentów dodawania na pozycjach znajdujacych sie pomiedzy wspo¬ mnianymi wyzej pozycjami, przy czym ta ostat- 65 nia zaleznosc jest bezposrednia albo realizowa- ?¦58317 na poprzez uklady przeznaczone do wstepnego przetwarzania cyfr argumentów dodawania, na drodze realizacji funkcji „i", „lub"^ oraz „nie", czy tez kombinacji tych funkcji.
  3. 3. Sposób wedlug zastrz. 1 i 2, znamienny tym, ze wykorzystuje urzadzenie posiadajace dodat- 6 kowo czlony zdolne do wykonania odejmowa¬ nia dwóch liczb binarnych, reagujace na sy¬ gnaly sterujace tak, ze urzadzenie moze wyko¬ nywac albo dzialanie dodawania, albo dzialanie odejmowania dwóch liczb binarnych, w zalez¬ nosci od wspomnianych sygnalów sterujacych. _ POZ 1 1 1 1 i L 6 a€ 66 II do J 1 1 | u pB V 1 1 [ poz 5 a5 bS _LL 5a 1 1 et J K T* 1 i r 1 P5 r [^ 1 f 5b 1 l i J \ p4 1* ' i . 1 1 j | ' I 1 1 Im r u 1 K^l J q6 66 u ÓQ 1 1 ' 1 1 1 t 1 1 ' Fi ! i' ' 1 i i 1 L 1 1 1 i i 6b 1 1 a5 bS II 5a A 1 ' 1 /"" 1 '' 1 i ! i \p* r IW i 1 ób , 1 " | 1 DOZ. 4 al 64- II 4o pot. 3 V 1 ' . 1 r- T 1 Ub 1 l F al M II 4a \ f \(\ 4b | [ | P3, 1 1 9- i 1 l 1 L 1 ¦— 1. . r " 1 1 r J f P3 1 1 \__ 1 73 b3 LL 3a f Sb ) t *i* poz. 2. . - /**/ G II 1 11 1 «?a ' 1 | 1 / 1 1 \ 2b P2 \ l | idbó w 3a :,''"'" 1 1 1 pz r 1 1 3ó 1 ^X 0 1 1 1 ' 1 L 1 | U | 1 1 p/ 1 1 J T^ 1 —1 1 L 1 1 1 a2b2 1 0/^/ 1 _LL 1 ll 1 Za | | /a | 1 A j I 1 / 1 '¦ 1 1 1 l i^rr Wl 1 1 " 2^ 1 1 fV—1 n.^i BI 1 1 1 1 | 1 « 1 1 1 l f/g. 2.KI. 42 m3,7/50 58317 MKP G 06 f a, b, °- & *& W r/g.KI. 42 m3, 7/50 58317 MKP G 06 f a; b; o, li, W N^ fig . ScKI. 42 m3, 7/50 58317 MKP G 06 f Xi- a, b'( z a; b; b( ^B ^9 \T~ Pi 1 1 V tl P2^ ^"7 - x,., 'Pi-, -P;-t Pi Fig .
  4. 4. PZG w Pab., zam. 894-6, nakl. 240 egz. PL
PL124842A 1968-01-23 PL58317B1 (pl)

Publications (1)

Publication Number Publication Date
PL58317B1 true PL58317B1 (pl) 1969-08-25

Family

ID=

Similar Documents

Publication Publication Date Title
KR940008613B1 (ko) 캐리선견가산기와 캐리전송방법
Gale A theory of n-person games with perfect information
GB2039374A (en) Combination weighing device
CA1101124A (en) High speed binary and decimal adder
Bhat et al. Non-isomorphic solutions of some balanced incomplete block designs. I
PL58317B1 (pl)
US3510846A (en) Left and right shifter
Sankar et al. Arithmetic algorithms in a negative base
US5007010A (en) Fast BCD/binary adder
US3159739A (en) Fast multiply apparatus
US4827444A (en) Carry skip-ahead circuit for Manchester-type adder chain
US3234370A (en) Segmented arithmetic device
Vassiliadis A comparison between adders with new defined carries and traditional schemes for addition
EP0189912A2 (en) Fast BCD/binary adder
US3371195A (en) Parallel binary adder using trans-mission lines for carry handling
US3363233A (en) Digital comparison element
JPS5447539A (en) Digital binary multiplier circuit
US3979602A (en) Resistive neuristor junctions
US3182180A (en) Division system
NovotnÝ Sets constructed by acceptors
EP0442220A2 (en) Decoder
JPS5743240A (en) Operating system with shift
Houlsby et al. Efficient sorting routines in FORTRAN 77
SU1465879A1 (ru) Устройство дл нормализации и округлени чисел с плавающей зап той
Kinniment et al. Sequential-state binary parallel adder