PL49343B1 - - Google Patents
Download PDFInfo
- Publication number
- PL49343B1 PL49343B1 PL100330A PL10033062A PL49343B1 PL 49343 B1 PL49343 B1 PL 49343B1 PL 100330 A PL100330 A PL 100330A PL 10033062 A PL10033062 A PL 10033062A PL 49343 B1 PL49343 B1 PL 49343B1
- Authority
- PL
- Poland
- Prior art keywords
- decade
- voltage
- resistance
- resistors
- voltage divider
- Prior art date
Links
- 230000000295 complement effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Description
Pierwszenstwo: 10. Xli. 1962 Niemiecka Republika Demokratyczna Opublikowano: 24. 111. 1965 49343 KI. 21 c, 54/04 \ MKP H 01 c UKD ^00.Wlasciciel patentu: Veb Rechenelektronik Glashutte, Glashutte (Niemiecka Republika Demokratyczna) ^ s Z iA O 7 K K A Precyzyjny dzielnik napiecia Fulskici ha: .cwego ilsj Ludowej Wynalazek dotyczy systemu grupowania oporni¬ ków w wielopozycjowym dzielniku napiecia o skokowym sposobie nastawiania.Budowa przyrzadów pomiarowych wysokiej ja¬ kosci pracujacych w oparciu o zasade kompensacji, wymaga zastosowania precyzyjnych dzielników na¬ piecia dla uzyskania napiecia kompensacji. Funkcja przenoszenia wielopozycjowego, dekadowego dziel¬ nika napiecia ma postac nastepujaca Ul = ( ? ' ao • 10" ) UE gdzie UA jest napieciem wyjsciowym, UE — na¬ pieciem wejsciowym, a ap oznacza liczby calkowite od 0 do 9. Liczba pozycji n jest dowolna, jesli nie brac pod uwage ograniczen technicznych wystepu¬ jacych w poszczególnych przypadkach wskutek ko¬ niecznosci dotrzymania wymaganych tolerancji dla stosowanych elementów konstrukcyjnych.Jezeli za pomoca dzielnika napiecia ma byc zre¬ alizowany wspólczynnik 1, to czlon p = 0 nalezy dodac do sumy powyzszego równania, przy czym aQ moze przyjmowac wartosci 0 i 1 tak, ze auto¬ matycznie musi byc spelniona równosc a0 . ap = 0 dla p = 1, 2,... n, lub wspólczynnik an moze miec wartosc od 0 do 10. Przy wykonaniu praktycznym dzielnika napiecia powstaja trudnosci gdy n 1.Gdy wlaczy sie poprostu droge oporowa (dla p = 2) równolegle do opornosci pierwszej drogi (dla 10 15 20 3f p = 1), to taki uklad równolegly opornosci spowo¬ duje sfalszowanie wyniku. Dotyczy to równiez dal¬ szych pozycji.Znane sa rózne sposoby kompensacji tych dodat¬ kowych obciazen. Tak np. znane sa dekadowe dziel¬ niki napiecia z dolaczanymi lub odlaczanymi opor¬ nikami o zmiennym stosunku podzialu napiecia, a pomimo to o stalej opornosci wejsciowej dziel¬ nika. Dzielniki te sa tak zbudowane, ze wszystkie poszczególne oporniki posiadaja w podwójnym wy¬ konaniu, wskutek czego przy dolaczaniu jakiegos opornika w odprowadzana galaz, dzielnika napie¬ cia, opornik o tej samej opornosci zostaje zwarty w drugiej galezi dzielnika lub odwrotnie przy zwarciu opornika w odprowadzonej galezi, w dru¬ giej galezi dolacza sie opornik o tej samej opor¬ nosci. Caly dzielnik -napiecia sklada sie wiec z o- porników przyporzadkowanych sobie parami, które ujete sa w odpowiednio podzielone grupy. Grupy te sa nastepnie ustopniowane dekadowe W tym celu potrzebna jest duza ilosc róznorodnych czesto bardzo malych oporników, których opornosc czesto jest rzedu opornosci przejscia dla styków zwiera¬ jacych, przy czym ilosc tych oporników zalezy od zadanej liczby dekad i bezwzglednej wielkosci na¬ piecia. Znany jest równiez uklad dzielnika napie¬ cia, w którym dwa dzielniki napiecia sa polaczone równolegle. Napiecie wyjsciowe uzyskuje sie przez odprowadzenie z dwóch styków polozonych miedzy opornikami czastkowymi dzielnika. Ten znany uk- 4934349343 2 . 4 lad dzielnika napiecia obciaza wprawdzie zródlo napiecia zawsze równomiernie, posiada jednak te wade, ze dla kazdego zadanego stopnia napiecia po¬ trzebny jest oddzielny opornik. Znany jest rów¬ niez uklad stosowany jako uklad wejsciowy we wzmacniaczach oscylografów. W ukladzie tym sto¬ suje sie oporniki poprzeczne, aby w kazdym jego polozeniu opornosc wyjsciowa byla taka sama, co jest konieczne ze wzgledu na dopasowanie do opor¬ nosci wejsciowej wzmacniacza.Znany jest takze uklad dzielnika napiecia, w któ¬ rym dla uzyskania jednakowego obciazenia zródla zasilania w kazdym stopniu istnieja pary oporni¬ ków, z których jeden jest zwierany, a drugi wla¬ czany. Poszczególne stopnie dzielnika napiecia po¬ laczone sa szeregowo dekadami poprzez opornik poprzeczny z opornikami uzupelniajacymi sie pa¬ rami. Kazdy stopien dzielnika napiecia zbudowany jest przy tym z takich samych elementów oporo¬ wych, a napiecie wyjsciowe dzielnika napiecia jest pobierane z jednej polówki pary oporników. Wszy¬ stkie te uklady polaczen posiadaja te wade, ze na kazda dekade potrzeba wiecej niz dziesiec precy¬ zyjnych oporników.Zadaniem niniejszego wynalazku jest uzyskanie jednakowego obciazenia zródla napiecia zasilajace¬ go przy kazdym dajacym sie odprowadzic napieciu czastkowym, bez potrzeby uzywania dodatkowych oporników precyzyjnych oraz unikniecie falszowan wartosci nastawionych na dzielniku, powstajacych na skutek wzajemnego obciazania sie poszczegól¬ nych dekad oporowych.Zadanie to wedlug wynalazku rozwiazuje sie w ten sposób, ze przy wyborze jakiejs wartosci z któ¬ rejs dekady, pojedynczy opornik przyporzadkowa¬ ny tej wartosci zostaje zastapiony przez cala kolej¬ na dekade nizszego rzedu.Wynalazek zostanie objasniony blizej na podsta¬ wie rysunku. Na fig. 1 jest przedstawiony zespól przycisków dla jednej dekady oporowej, na fig. 2 — uklad wedlug wynalazku dla zespolu przycisków z fig. 1 z poszczególnymi opornikami dzielnika na¬ piecia, przy czym w polozeniu zaznaczonym na fig. 2 przyciski Tlc, T20, . , Tno sa wcisniete, to znaczy, ze na dzielniku napiecia nastawiona jest wartosc zera, a na fig. 3 jest przedstawiona inna odmiana wynalazku. Poszczególne czesci nalezy do¬ laczyc do ukladu z fig. 2 w miejscach o /takich sa¬ mych oznaczeniach.Jezeli polaczy sie szeregowo dziesiec oporników jednej dekady Di, z których kazdy ma opornosc Ri (fig. 2), to powstala w ten sposób wartosc o- pornosci 10 Ri jest równa opornosci Ri-i jednego opornika z poprzedzajacej dekady Di_i przy czym i moze byc jedna z liczb od 2 do n. Wystepuje wiec zaleznosc 10 Ri = Ri_i Symbolem D oznaczono jedna z dziesieciu wla¬ czanych dekad, odpowiadajaca dekadzie opornosci R, a indeks i okresla polozenie dekady w ogólnym ukladzie dekacj. Symbole Di+i i Di_r oznaczaja, jak przyjeto w wyzszej matematyce, wyrazenie ma¬ tematyczne dla ogólnego przedstawienia dekad. 5 Zastosowanie wlaczników przyciskowych umoz¬ liwia, w przypadku nacisniecia jednego przycisku z dekady Di-^, zastapienie opornika . przyporzad¬ kowanego do tego przycisku przez cala nastepna dekade D{. Tak samo postepuje sie przy nacisnie¬ ciu przycisku z dekady Dj, przy czym w miejscu tym zostaje wlaczona nastepna dekada Di+i.Wlaczanie wartosci nastepuje wiec przez nacis¬ niecie przycisku oznaczonego na fig. 1 litera T, za¬ opatrzona w indeks 00 i 01, 10 do 19, 20 do 29 itd., az do ostatniej dekady oznaczonej indeksem n0 do n9. Na fig. 2 te przyciski sa zaopatrzone w odpo¬ wiednio sprzegniete styki z jednakowymi oznacze¬ niami. Oporniki R podporzadkowane poszczególnym dekadom oraz przyciski wlaczajace i wylaczajace sa równiez zaopatrzone w oznaczniki 1 do A, przy¬ stosowane do poszczególnych dekad.Przy nacisnieciu pojedynczego przycisku wybrany stosunek podzialu napiecia jest objety przynalez¬ nym wyjsciowym napieciem UA w stosunku do napiecia wejsciowego UE.Oczywiscie zamiast wlaczników przyciskowych mozna zastosowac wlaczniki wielopowierzchniowe lub przekazniki tak, ze dzielnik napiecia wedlug wynalazku nie wymaga zastosowania jedynie wlacz¬ ników przyciskowych. Istnieje równiez mozliwosc zastosowania wynalazku dla innych systemów licz¬ bowych rózniacych sie od systemu dziesietnego.Dalsza zaleta wynalazku wynika przy nacisnieciu przycisku dla wartosci „0". W biurowych maszy¬ nach do liczenia zaleca sie, aby wartosc „0" wlaczac w kazdym polozeniu wtedy, gdy zaden z przycisków 1 do 9 nie jest nacisniety.Na fig. 3 jest przedstawiona odmiana ukladu po¬ zwalajaca na podawanie wartosci „0" w sposób wyzej opisany. Obramowane czesci ukladu na fig. 3 sa zaopatrzone w odnosne oznaczenia zacisków: ai, bi, ci, di, d lub a2, b2, c2, d2, e2 itd. az do ostat¬ niej dekady majacej oznaczenie an i bn, które trze¬ ba wprowadzic do ukladu przedstawionego na fig. 2 na miejsca zaopatrzone w podobne oznaczniki. Do wlaczania wartosci „0" uzywa sie tutaj dodatko¬ wych zestyków spoczynkowych i roboczych przy¬ naleznych do przycisków 1 do 9. Przyciski „0" uzy¬ wane sa do mechanicznego odblokowania pozosta¬ lych przycisków. PL
Claims (1)
1. Zastrzezenie patentowe Uklad precyzyjnego dzielnika napiecia w przyrza¬ dach elektrycznych, w szczególnosci w przyrzadach pomiarowych i maszynach liczacych o dekadowym ukladzie wartosci opornosci, znamienny tym, ze do fcazdej wartosci opornosci z jednej dekady jest przyporzadkowana cala w kolejnosci nizsza dekada. 15 20 25 30 35 40 45 50 5549 343 V-7 |7 TD1 T 9 I r r r 5 4 3 T T Tl k/9 7/7. ... ^75 Ti, T/3 T,2 Tu Tio \ \9 w 6 5 4 3 Z 1 7 Tl 1 T29 T28 \t27 \r2S T25 T2, T23 T22 T21 T20 IT r z. r \J r 13- r 1 T Tn9 Tn8 \ln7 Tn6 Tn5 Tnk Tn3 Tnz Tm Tao ¦¦-% — ¦ —4 9 T, !9 AT, 18-. I 1 1 l 1 I I I Ci —l O 77, '' '77 l. -_J O; <7; /Tg. 3 ^^ ^ r n 29 T28 i I ! ! ! ! T22 t2i _j Cy J2 o2 'n 1 Tns\ Tna^ Tn2 Tm\ I I U-J On49343 cg • ^^^ U. 143. RSW „Prasa", Kielce. Nakl. 450 egz. PL
Publications (1)
| Publication Number | Publication Date |
|---|---|
| PL49343B1 true PL49343B1 (pl) | 1965-02-15 |
Family
ID=
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS62206455A (ja) | 電圧測定器用分圧器 | |
| US4608555A (en) | Analog to digital flash converter | |
| US1893009A (en) | Charge calculator | |
| GB1106160A (en) | Analogue to digital converter | |
| PL49343B1 (pl) | ||
| US2892147A (en) | Digital-to-analog converter | |
| US3183342A (en) | Hybrid arithmetic unit | |
| US3252080A (en) | Digitally adjustable attenuator | |
| US2832036A (en) | Precision selective-ratio transformers | |
| US3273143A (en) | Digital-to-analog converter | |
| US2511924A (en) | Variable resistance | |
| US3516084A (en) | Analog-to-digital converter | |
| US3403324A (en) | Voltage divider networks | |
| US3974367A (en) | Solid-state resolver apparatus | |
| GB836234A (en) | Electrical comparator network | |
| US2543650A (en) | Simultaneous linear equation solver | |
| US3634659A (en) | Hybrid computer using a digitally controlled attenuator | |
| US3009639A (en) | Electrical calculation circuit | |
| US3470487A (en) | Variable gain amplifying apparatus for hybrid computer | |
| US4157494A (en) | Controlled multidigit resistance box | |
| US3408644A (en) | Pulse count conversion system | |
| US3519930A (en) | Normalization circuits for potentiometer devices using constant source impedance voltage dividers | |
| US3877021A (en) | Digital-to-analog converter | |
| US4926063A (en) | Square root digital-to-analog converter | |
| US3546442A (en) | Digital subtractor with means for providing conjugate angle |