PL42954B1 - - Google Patents

Download PDF

Info

Publication number
PL42954B1
PL42954B1 PL42954A PL4295459A PL42954B1 PL 42954 B1 PL42954 B1 PL 42954B1 PL 42954 A PL42954 A PL 42954A PL 4295459 A PL4295459 A PL 4295459A PL 42954 B1 PL42954 B1 PL 42954B1
Authority
PL
Poland
Prior art keywords
row
operations
transfer
adder
arithmetic operations
Prior art date
Application number
PL42954A
Other languages
English (en)
Filing date
Publication date
Application filed filed Critical
Publication of PL42954B1 publication Critical patent/PL42954B1/pl

Links

Description

Opublikowano dnia 4 marca 1960 r.POLSKIEJ RZECZYPOSPOLITEJ LUDOWEJ OPIS PATENTOWY m^* gv.jr.-y...1, i . . ., . Nr 42954 •*Lw? T-J48 KI. -43-4*^-36- Wincenty Balasinski Warszawa, Polska Sposób wykonywania czterech podstawowych dzialan arytmetycznych stopnia pierwszego w elektronowych i innych urzadzeniach cyfrowych Patent trwa od dnia 1 kwietnia 1959 r.Sposób wykonywania czterech podstawowych dzialan arytmetycznych wedlug wynalazku ma zastosowanie w elektronowych i innych urza¬ dzeniach cyfrowych pracujacych w systemie (—2) lub w minus-dwójkowo kodowanym sy¬ stemie dziesietnym. Umozliwia on jednolite lo¬ gicznie i stosunkowo proste projektowanie ukla¬ dów dla dokonywania arytmetycznych dzialan podstawowych na liczbach wzglednych.W systemie (—2) ciag symboli (...a! a0, a-i ...)-2 oznacza liczbe wzgledna a = S (-2)1 gdzie i — indeksy rzedu, czyli kolejne liczby calkowite, aj — bity (cyfry dwójkowe) rzedu i, które przybieraja wartosci O, lub — 1 (tzw. no¬ tacja ujemna), albo O, lub + 1 (tzw. notacja do¬ datnia), oznaczane umownie „O" i „1".Na dwóch liczbach wzglednych a, p mozna wykonac nastepujace dzialania nazywane pod¬ stawowymi stopnia pierwszego: T = a + p; T = *-P; T =-« + P; T = ~a-P- W (-h 2) systemie dopelnieniowym algorytmy pierwszych trzech operacji wymagaja jednego przeniesienia, a ostatniej dwóch. Operacje te je¬ dnak mozna sprowadzic do pierwszych. W sy¬ stemie (—2) pierwsze trzy operacje wymagaja dwóch przeniesien a ostatnia jednego.Sumator bezposrednio realizujacy na liczbach (—2) te czwarta operacje pracuje wedlug wy¬ nalazku w ukladzie logicznym wynikajacym z tabeli na fig. la., w której aj i b-, sa bitami skla¬ dników (argumentów) rzedu i, Pi — bitem prze¬ niesienia na rzad i, Ci — bitem wyniku tj. licz¬ by .7 = — a — p.Dla zrealizowania tej samej operacji — a — p na liczbach systemu (—2) mozna uzyc sumato¬ rów wykonujacych normalnie dzialania a + p,<* —. P, — a + p na liczbach systemu (+ 2), a zmodyfikowanych wedlug wynalazku nastepu¬ jaco: a. sprzegniecie wejscia wprowadzajacego prze¬ niesienie z rzedu nizszego z wyjsciem wypro¬ wadzajacym przeniesienie na rzad wyzszy na-* stepuje przez negacje, b. wprowadzenie bitów dodajnej i dodajnika aj i bi do sumatora a + p nastepuje przez ne¬ gacje, albo wprowadzenie bitów odjemnika (tj. bi w sumatorze a — p, lub ai w sumatorze — a + p) i wyprowadzenie bitu wyniku Ci od¬ bywa sie przez negacje.Modyfikacje sumatorów (+ 2) umozliwiajace zrealizowanie na nich dzialania — a — p na liczbach systemu (—2) sa przedstawione na fig. 2.W opisanych sumatorach minus- i plus-dwój- kowych zalozono, ze przeniesienie wprowadza¬ ne na najnizszy rzad liczby, Pimln = 0.Wykonanie operacji — a — p na liczbach sy¬ stemu (—2) za pomoca sumatorów przedstawio¬ nych na fig. Ib. i fig. 2. jest równiez mozliwe w wypadku zalozenia PimJn=l, jesli dodatkowo zanegowac wprowadzane bity aj i bi oraz wy¬ prowadzany bit wyniku Ci. Odpowiednia dodat¬ kowa modyfikacja przedstawiona jest na fig. 3.Sprowadzenie dwuprzeniesieniowych — dla systemu (—# — operacja ctrf^^-^P \ -<* + & do operacji —a — p moze byc dokonane za po¬ moca ukladów (ukladu) zmieniajacych znaki , obu argumentów (znak jednego z nich) albo za pomoca samego sumatora — a — p. 7'5 Przyplacioprowadzenia pparacijl -a j\- ptAp ppe- racji — a — p za pomaca ^u^adó^. zmiana zna¬ ku podaje fig 4a. tJklad zmiany znafeu, P, pra¬ cuje w ukladzie . logicznym wedlug tabeli na ,fig, 4b, £dzie (—a)i oznacza otrzymywany bit rzedu i liczby przeciwnej db wprowadzanej do ukladiu P.'' ' "¦", - .')\'\", \ .'"' ; v '' "'< Z tabeli na fig,4b. widac, ^e aby nie zmieniac znaku, liczby przeprowadzanej przez uklad P wystarcza przerwac droge przeniesien Pi + 1 do Pi (blokada przeniesien). Zablokowane na przy¬ klad w ten sposób przeniesienia w prawym ukladzie P (wejscie s na fig. 4a) powoduja, ze w wynikii otrzymuje sie y = Realizacja na przyklad operacji a + p wyla¬ czcie za pomoca sumatora ,— a —J3 moze na- Bltk 3273 25. 11. 59 r. 100 B-5 stapic w dwóch krokach: 1°. wykonanie dziala¬ nia — a — p = y' oraz 2°. wprowadzenie na jed¬ no z wejsc sumatora wyniku Y celem otrzyma¬ nia _ Y — o = y- Odpowiednie sterowanie blokadami przenie¬ sien (wejscia s i r na fig. 4a.) lub krokami dzia¬ lan na sumatorze — a — p umozliwia wykonanie wszystkich czterech podstawowych dzialan ary¬ tmetycznych stopnia pierwszego na (—2) licz¬ bach a i p. PL

Claims (4)

  1. Zastrzezenia patentowe 1. Sposób wykonywania czterech podstawo¬ wych dzialan arytmetycznych stopnia pierw¬ szego w elektronowych i innych urzadze¬ niach cyfrowych na dwóch liczbach wzgled¬ nie przedstawionych w systemie (—2), a i p, znamienny tym, ze trzy operacje a + p, a — p i — a + p sprowadza sie przez odwró¬ cenie znaku skladnika, skladników lub wy¬ niku do wykonywania dzialania — a — p.
  2. 2. Sposób wykonywania dzialan arytmetycz¬ nych wedlug zastrz. 1, znamienny tym, ze dla sprowadzenia operacji a + p, a — p i — a+p do operacji — a — p wykorzystany jest sumator realizujacy operacje — a — p.
  3. 3. Sposób wykonywania dzialan arytmetycz¬ nych wedlug zastrz. 1 i 2, znamienny tym, ze wykonanie podstawowego dzialania — a — P odbywa sie, w; sumatorze, którego uklad lo¬ giczny wynika z tabeli zamieszczonej na fig. la., gdzie ai i bi — bity (cyfry dwójkowe) ,. rzedu ir-tego vliczb a i pvPi — bit przeniesie¬ nia "z: rzedu (i—1)'-ego' na "rziad i-ty, pi]'+ 1 — bit przeniesienia z rzedu -i-tego nav rza€ (14- 1), ci -^ bitl fzedu i-tego liczby
  4. 4. SJposób wykonywania dzialan arytmetycz¬ nych wedlug zastrz. i i 2, znamienny tym, ze ip- wykonania podstawowege dzialania — a— p w systemie (—2) uzyty jest suma¬ tor a + p, a'—' p luti — a -f p systemu (+ 2), w którym sprzegniecie wejscia wprowadzaja¬ cego przeniesienie z "rzedu nizszego z wyj¬ sciem wyprowadzajacym przeniesienie na rzad wyzszy odbywa sie przez negacje. Wincenty BalasinskiDo opisu patentowego nr 429S4 ! ^i 0 \ 0 4 0 4 0 1 b. 0 0 4 4 0 0 4 4 * 0 0 0 0 4 4 i 1 Cl l»IH i 0 0 4 4 4 4 Q 4 4 0 0 0 0 0 1 4 /ij. 4a /l/a r^ pi 0 0 4 0 0 4 4 4 (-a), pin 0 0 4 1 4 0 0 0 h 4b rur. ^mt . ~ur. ^lt PiM I -a«b- J-0*»Pi* ai bi Ol Ok a; Di <*i 0 P«*. I a»b J"0»-pi»< I a-b J"0**Pi- I a*b J-0*»rt ft«.M *ci /*J PL
PL42954A 1959-04-01 PL42954B1 (pl)

Publications (1)

Publication Number Publication Date
PL42954B1 true PL42954B1 (pl) 1960-02-15

Family

ID=

Similar Documents

Publication Publication Date Title
Hotkar et al. Implementation of Low Power and area efficient carry select Adder
Manohar et al. Quasi-delay-insensitive circuits are Turing-complete
CN107968756A (zh) 高性能互连链路层
JPS5981736A (ja) デイジタル加算器の桁上げ信号発生回路
CN105573716A (zh) 基于传输触发结构体系的专用指令集处理器
Shilpa et al. Performance analysis of parallel prefix adder for datapath VLSI design
KR20080013816A (ko) 산술 논리 유닛을 위한 셀과 그러한 셀을 포함하는프로세서 및 그러한 셀을 위한 제어 회로기기, 마스킹된alu 셀 및 마스킹된 alu 셀 내의 입력의 논리적 결합방법
PL42954B1 (pl)
Stucki et al. Logical design of macromodules
CN112650469B (zh) 用于二进制标志确定的电路和方法
Ghafari et al. A new high-speed and low area efficient pipelined 128-bit adder based on modified carry look-ahead merging with Han-Carlson tree method
CN102902510B (zh) 一种有限域求逆器
Arabani et al. Design of a parity preserving reversible full adder/subtractor circuit
Gao et al. A Petri net-based formal reasoning algorithm for fuzzy production rule-based systems
CN102394606B (zh) 一种防御能量攻击的jk触发器
CN101799747B (zh) 一种基于可逆逻辑的算术逻辑单元alu
Sooriamala et al. Reduction of Garbage Outputs and Constant Inputs in Design of Combinational Circuits Using Reversible Logic
Thakral et al. A novel reversible DSG gate and its quantum implementation
CN109032561B (zh) 一种进位旁路输出为进位选择的可逆逻辑加法器电路
CN106951212A (zh) 一种快速、低功耗和省面积的极化码解码器中f、g运算单元的硬件架构
Leung et al. A low power asynchronous GF (2ˆ173) ALU for elliptic curve crypto-processor
Brookes Reasoning about synchronous systems
CN106126191B (zh) 基于映射模块的16位加减法器的方法
CN112910454B (zh) 一种可异步置数的可逆单边沿jk触发器
Tang et al. Perceptron implementation of triple-valued logic operations