Przedmiotem wynalazku jest asynchroniczny elektroniczny układ sterowania procesami równoległymi, przetwarzający sygnały analogowe i binarne, przeznaczony do sterowania procesami dyskretnymi, które dają się zdekomponować na wiele procesów pracujących współbieżnie. Poza tym te procesy dają się opisać za pomocą sieci Petriego, zwanej dalej rozmytą siecią. Układ ten pracuje w pętli sprzężenia zwrotnego. Asynchroniczny elektroniczny układ sterowania procesami równoległymi, w którym dla każdego miejsca rozmytej sieci Petriego, wraz z tranzycją wejściową i wyjściową dla tego miejsca, przyporządkowany jest jeden moduł elektroniczny, posiadający dwa n-bitowe wejścia (tin, tout) odpowiadające tranzycji wejściowej i wyjściowej dla miejsca rozmytej sieci Petriego, n-bitowe wyjście (mp) określające stan znakowania w miejscu sieci Petriego, jednobitowe wejścia (Ein, Eout) aktywujące tranzycję wejściową i wyjściową, jednobitowe wyjście (M) informujące o wystąpieniu na n-bitowym wyjściu (mp) wyłącznie stanów niskich albo stanów wysokich, wejście zerujące (RESET) oraz wejście ustawiające (SET), powodujące ustawienie stanów wysokich na n-bitowym wyjściu (mp), przy czym wejścia (tin) wszystkich modułów odpowiadających miejscom wyjściowym tranzycji, a także wejścia (tout) wszystkich modułów (AMM) odpowiadających miejscom wejściowym są ze sobą połączone i stanowią wejście realizowanej tranzycji (tm), natomiast wyjścia (M) informujące o wystąpieniu wyłącznie stanów niskich albo stanów wysokich, na n-bitowym wyjściu modułu dla wszystkich modułów (AMM) odpowiadających miejscom wejściowym realizowanej tranzycji (tm) są połączone z wejściami wielowejściowej bramki AND, której wyjście połączone jest z wejściami (Ein) aktywującymi tranzycję wejściową (tin) dla wszystkich modułów odpowiadających miejscom wyjściowym tranzycji (tm) oraz z wejściem bramki NOT, z kolei wyjście bramki NOT połączone jest z wejściami (Eout) aktywującymi tranzycję wyjściową (tout) dla wszystkich modułów odpowiadających miejscom wejściowym tranzycji (tm), zaś wejścia zerujące (RESET) wszystkich modułów są ze sobą połączone i wyprowadzone jako zewnętrzne wejście (RESET) zerujące cały układ, natomiast wejścia ustawiające (SET) tych modułów, dla których odpowiadające im miejsca sieci Petriego nie zawierają znakowania początkowego ustawione są w stan wysoki, z kolei wejścia ustawiające pozostałych modułów są ze sobą połączone i wyprowadzone jako zewnętrzne wejście (SET) ustawiające znakowanie początkowe, zgodnie z wynalazkiem charakteryzuje się tym, moduł elektroniczny jest układem asynchronicznym nie wymagającym synchronizowania zewnętrznym sygnałem taktującym, który składa się z dwóch multiplekserów (MUX1. MUX2) o n-bitowych wejściach danych, dwóch komparatorów (CMP1, CMP2) porównujących wartości występujące na dwóch n-bitowych wejściach (A, B), zespołu (AG1) n dwuwejściowych bramek AND, zespołu (OG1) n dwuwejściowych bramek OR, dwóch zespołów (XG1, XG2) n dwuwejściowych bramek XOR, zespołu (FFD) n binarnych przerzutników D, jednego binarnego przerzutnika RS (FRS). jednej n+2 wejściowej bramki NAND (G12), jednej n+1 wejściowej bramki OR (G13), jednej trójwejściowej bramki AND (G11), jednej dwuwejściowej bramki AND (G2), trzech dwuwejściowych bramek OR (G1, G7, G4) oraz sześciu bramek NOT (G3, G5, G6, G8, G9, G10).The subject of the invention is an asynchronous electronic control system for parallel processes, processing analog and binary signals, designed to control discrete processes that can be decomposed into many processes working concurrently. In addition, these processes can be described by a Petri net, hereinafter referred to as a fuzzy net. This system works in a feedback loop. An asynchronous electronic control system for parallel processes, in which for each place of the fuzzy Petri net, together with the input and output transition for this place, there is assigned one electronic module with two n-bit inputs (tin, tout) corresponding to the input and output transition for the place fuzzy Petri net, n-bit output (mp) indicating the marking status in the place of the Petri net, single-bit inputs (Ein, Eout) activating the input and output transition, single-bit output (M) informing about the occurrence of only states on the n-bit output (mp) low or high states, a reset input (RESET) and a setting input (SET), causing the setting of high states on the n-bit output (mp), while the inputs (tin) of all modules corresponding to the output places of the transition, as well as the inputs (tout) of all modules (AMM) corresponding to the input locations are interconnected and constitute the input of the realized transition (tm), while the outputs (M) informing about the occurrence of only low states or high states on the n-bit output of the module for all modules (AMM) corresponding to the input places of the implemented transition (tm) are connected to the inputs of the multi-input AND gate, the output of which is connected to the inputs ( Ein) activating the input transition (tin) for all modules corresponding to the transition output places (tm) and with the NOT gate input, while the NOT gate output is connected to the inputs (Eout) activating the output transition (tout) for all modules corresponding to the transition input places ( tm), and the reset inputs (RESET) of all modules are interconnected and output as an external input (RESET) resetting the entire system, while the setting inputs (SET) of those modules for which the corresponding places of the Petri net do not contain the initial marking are set in high, while the setting inputs of the other modules are connected to each other connected and outputted as an external input (SET) setting the initial marking, according to the invention, the electronic module is characterized by the fact that the electronic module is an asynchronous system that does not require synchronization with an external clock signal, which consists of two multiplexers (MUX1. MUX2) with n-bit data inputs, two comparators (CMP1, CMP2) comparing the values appearing on two n-bit inputs (A, B), set (AG1) of n two-input AND gates, set (OG1) of n two-input OR gates, two sets (XG1, XG2) of n two-input XOR gates, set (FFD) of n binary D flip-flops, one binary RS flip-flop (FRS). one n+2 input NAND gate (G12), one n+1 input OR gate (G13), one three-input AND gate (G11), one two-input AND gate (G2), three two-input OR gates (G1, G7, G4), and six NOT gates (G3, G5, G6, G8, G9, G10).