PL248469B1 - Dzielnik częstotliwości nośnej RFID - Google Patents

Abstract

Przedmiotem zgłoszenia jest dzielnik częstotliwości nośnej RFID posiadający przynajmniej dwa przerzutniki (D1, D2, D3, D4) o różnicowych wejściach i różnicowych wyjściach połączone w szereg tak, że wyjścia poprzedniego przerzutnika w szeregu (D1, D2, D3) dołączone są kolejno do wejść następnego przerzutnika w szeregu (D2, D3, D4). W dzielniku zacisk wejściowy (RF) dołączony jest jednocześnie do niezanegowanego wejścia pierwszego przerzutnika (D1) oraz poprzez układ odwracający fazę (Ri, Ti) do zanegowanego wejścia pierwszego przerzutnika (D1), a przynajmniej jedno wyjście ostatniego przerzutnika w szeregu (D4) dołączone jest do wyjścia dzielnika. Pomiędzy przynajmniej dwoma kolejnymi przerzutnikami (D1, D2), niezanegowane wyjście poprzedzającego przerzutnika (D1) dołączone jest do niezanegowanego wejścia następującego przerzutnika (D2) poprzez rezystor formujący (Rf1) i dwa inwertery połączone szeregowo (Ri1, Ti1), (Ri3, Ti3), a zanegowane wyjście poprzedzającego przerzutnika (D1) dołączone jest do zanegowanego wejścia następującego przerzutnika (D2) poprzez inny rezystor formujący (Rf2) i dwa inne inwertery połączone szeregowo (Ri2, Ti2), (Ri4, Ti4).

Description

Opis wynalazku

Przedmiotem wynalazku jest dzielnik częstotliwości nośnej RFID stosowany zwłaszcza do układów NFC.

Znany jest w stanie techniki dzielnik częstotliwości nośnej RFID, na przykład z publikacji Meister, T., Ishida, K., Sou, A., Carta, C, & Ellinger, F. „3.93-MHz/328-pW dynamie frequency divider in flexible a-IGZO TFT technology”, IEEE Solid-State Circuits Letters, 3, pp. 134-137, 2020, DOI: 10.1109/LSSC.2020.3008027, w której przedstawiono implementację dynamicznego dzielnika częstotliwości w technologii w pełni elastycznego amorficznego indowo-galowego tlenkowo cynkowego (a-IGZO) tranzystora cienkowarstwowego (TFT) na podłożu poliamidowym poniżej 15 pm. Ten dzielnik częstotliwości jest regeneracyjny i jest również znany jako dzielni k Millera. W publikacji jest to realizowane przy użyciu tylko ogniwa Gilberta z tranzystorami LO o minimalnej wielkości. Publikacja pokazuje, że przedstawiony układ jest bardziej energooszczędny niż poprzednie prace w podobnych technologiach i że może być używany jako czwarty i późniejszy stopień dzielnika częstotliwości w znaczniku RFID lub NFC 13,56 MHz.

Znany jest z amerykańskiego wynalazku US2009289671A1 dzielnik częstotliwości, w którym układ dzielnika częstotliwości zawiera wiele przerzutników T, pierwszą bramkę transmisyjną, drugą bramkę transmisyjną i inwerter. Wiele przerzutników T jest połączonych szeregowo. Wyjście inwertera jest podłączone do wejścia zegarowego pierwszego przerzutnika T. Pierwsza bramka transmisyjna łączy sygnał zegarowy i drugie wejście zegarowe pierwszego przerzutnika T oraz wejście inwertera. Druga bramka transmisyjna łączy odwrócony sygnał sygnału zegarowego i wyjście pierwszej bramki transmisyjnej. W rozwiązaniu tym sygnały wejściowe podawane są różnicowo na wejścia przerzutników - wejście proste CLK i wejście zanegowane CLK.

Znane są w stanie techniki, w szczególności w inżynierii dotyczącej elektroniki, systemy (zdalnej) identyfikacji radiowej RFID (od ang. radio-frequency identification), a w szczególności komunikacja bliskiego zasięgu NFC (od ang. near-field communication). Znane są w stanie techniki tranzystory połowę (FET - od ang. field-effect transistor) z izolowaną bramką, tranzystory cienkowarstwowe (TFT - od ang. thin-film transistor), jak również tranzystory oparte na indowo-galowym tlenku cynku (IGZO lub InGaZnO od ang.: indium (In), gallium (Ga), zinc (Zn), oxygen (O)). Wiadome też jest, że oznaczenie drenu i źródła tych tranzystorów jest umowne, gdyż ze względu na symetryczną budowę tranzystora zamiana tych oznaczeń nie zmienia funkcjonalności tranzystora czy układu, w którym się on znajduje - nazewnictwo to ma jednak charakter porządkujący.

Celem wynalazku jest stworzenie szybkiego dzielnika, który rozwiąże problem zbyt powolnego działania technologii a-IGZO TFT dla celów RFID i NFC, przy stosunkowo małym zapotrzebowaniu na moc, małej powierzchni układu oraz małej wrażliwości na zakłócenia napięcia zasilania.

Istota rozwiązania polega na tym, że w dzielniku częstotliwości nośnej RFID posiadającym przynajmniej dwa przerzutniki o różnicowych wejściach i różnicowych wyjściach połączone w szereg tak, że wyjścia poprzedniego przerzutnika w szeregu dołączone są kolejno do wejść następnego przerzutnika w szeregu, w którym to dzielniku zacisk wejściowy dołączony jest jednocześnie do niezanegowanego wejścia pierwszego przerzutnika oraz poprzez układ odwracający fazę do zanegowanego wejścia pierwszego przerzutnika, a przynajmniej jedno wyjście ostatniego przerzutnika w szeregu do-łączone jest do wyjścia dzielnika, zgodnie z wynalazkiem, pomiędzy przynajmniej dwoma kolejnymi przerzutnikami, niezanegowane wyjście poprzedzającego przerzutnika dołączone jest do niezanegowanego wejścia następującego przerzutnika poprzez dwa inwertery połączone szeregowo, a zanegowane wyjście poprzedzającego przerzutnika dołączone jest do zanegowanego wejścia następującego przerzutnika poprzez dwa inne inwertery połączone szeregowo.

Dzięki zastosowaniu inwerterów połączonych szeregowo nie są znacząco obciążane wyjścia poprzedzającego przerzutnika a sygnały są wzmacniane.

Korzystnie, niezanegowane wyjście poprzedzającego przerzutnika dołączone jest do wejścia inwertera poprzez rezystor formujący, a zanegowane wyjście poprzedzającego przerzutnika dołączone jest do wejścia inwertera poprzez inny rezystor formujący. Dzięki temu wyrównywana jest faza sygnału różnicowego w celu maksymalizacji napięcia międzyszczytowego.

Korzystnie, przynajmniej jeden przerzutnik jest przerzutnikiem typu D. Dzięki temu możliwa jest łatwa i oszczędna implementacja różnicowego przerzutnika.

Korzystnie, dzielnik pracuje zasadniczo na częstotliwości 13,56 MHz sygnału wejściowego. Dzięki temu możliwe jest zastosowanie układu do realizacji standardu NFC.

Korzystnie, napięcie zasilania układu jest napięciem pochodzącym z harwestowania sygnału radiowego. Napięcie pochodzące z harwestowania sygnału radiowego zwykle jest napięciem dalekim do idealnego napięcia zasilania, gdyż jest zniekształcone sygnałem o częstotliwości fali nośnej, a jego zasadnicza amplituda może się zmieniać w zależności od odległości anteny od źródła, odbieranej modulacji oraz przeprowadzanej modulacji. W związku z tym układ musi być odporny na tego typu zakłócenia i zaburzenia.

Korzystnie, wyjścia ostatniego przerzutnika w szeregu dołączone są do wyjścia dzielnika poprzez układ desymetryzujący. Dzięki temu zapewniana jest wysoka obciążalność wyjścia dzielnika oraz odpowiednia szybkość narastania sygnału zegarowego w całym znaczniku NFC.

Korzystnie, układ desymetryzujący posiada dwa tranzystory włączone szeregowo pomiędzy napięciem zasilania a masą w taki sposób, że pierwszy tranzystor ma dren dołączony do napięcia zasilania, bramkę dołączoną do wyjścia niezanegowanego przerzutnika, a źródło dołączone do drenu drugiego tranzystora, natomiast drugi tranzystor ma bramkę dołączoną do wyjścia zanegowanego przerzutnika, a źródło dołączone do masy. Zapewnia to jednakowe czasy narastania i opadania zboczy sygnału na wyjściu dzielnika przy zachowaniu minimalnych strat energetycznych.

Korzystnie, przynajmniej jeden przerzutnik posiada wyprowadzony sygnał ustawiania stanu do zacisku zewnętrznego. Dzięki temu możliwe jest dopasowanie fazy taktowania sygnałem wyjściowym dzielnika dalszych układów znacznika.

Korzystnie, przynajmniej jeden inwerter został wykonany w technice RTL, w której rezystor dołączony jest między napięciem zasilania a drenem tranzystora, źródło tranzystora dołączone jest do masy, bramka tranzystora jest wejściem inwertera, a dren tranzystora jest wyjściem inwertera. Dzięki takiej konstrukcji inwerterów zapewniona jest relatywnie niska pojemność wejściowa oraz możliwe jest łatwe kształtowanie charakterystyki przejściowej inwertera.

Korzystnie, dzielnik posiada szereg 4 przerzutników. Dzięki temu możliwe jest podzielenie częstotliwości fali nośnej przez 16, co jest podstawową częstotliwością pracy dla wielu podukładów znacznika NFC.

Korzystnie, wszystkie tranzystory w układzie są tranzystorami FET typu „n”. Zastosowanie jednego typu tranzystorów polowych FET z izolowaną bramką upraszcza proces technologiczny realizacji układu.

Korzystnie, wszystkie tranzystory w układzie są tranzystorami typu TFT. Zastosowanie tranzystorów cienkowarstwowych TFT pozwala na wykonanie taniego i/lub giętkiego układu scalonego.

Korzystnie, kanały tranzystorów wykonane są z amorficznego materiału półprzewodnikowego. Zastosowanie amorficznego materiału półprzewodnikowego zapewnia niski koszt wytwarzania tranzystorów (w relatywnie niskich temperaturach).

Korzystnie, tranzystory zawierają indowo-galowy tlenek cynku. Zastosowanie indowo-galowego tlenku cynku (IGZO) zapewnia relatywnie wysoki parametr mobilności nośników.

Korzystnie, stosunek wartości pierwszego rezystora formującego do wartości drugiego rezystora formującego mieści się w przedziale od 1,5 do 3. Dzięki temu przebiegi sygnału różnicowego mogą znajdować się zasadniczo w przeciwfazie.

Korzystnie, stosunek wartości rezystorów pierwszych inwerterów w kaskadach do wartości rezystorów drugich inwerterów w kaskadach mieści się w przedziale od 1,5 do 3. Dzięki temu obciążenie wyjść poprzedniego stopnia kaskadami takich inwerterów jest małe, a ich łączne wzmocnienie sygnałów i wydajność prądowa są duże.

Przykład wykonania został uwidoczniony na rysunku, na którym fig. 1 przedstawia schemat ideowy dzielnika częstotliwości nośnej.

Dzielnik częstotliwości nośnej RFID w przykładzie wykonania przedstawionym na fig. 1 posiada cztery przerzutniki typu D: D1, D2, D3 i D4 o różnicowych wejściach i różnicowych wyjściach połączone w szereg tak, że wyjścia poprzedniego przerzutnika w szeregu D1, D2 i D3 dołączone są kolejno do wejść następnego przerzutnika w szeregu D2, D3 i D4. Ostatnie trzy przerzutniki posiadają wyprowadzone sygnały ustawiania stanów (Set) do odpowiadających im zacisków zewnętrznych S2, S3, S4. Dzielnik posiada zacisk wejściowy RF dołączony jednocześnie do niezanegowanego wejścia pierwszego przerzutnika D1 oraz do zanegowanego wejścia pierwszego przerzutnika D1 poprzez układ odwracający fazę w postaci inwertera Ri i Ti. Pomiędzy dwoma pierwszymi przerzutnikami D1 i D2 wprowadzone zostały układy formowania zboczy. Niezanegowane wyjście pierwszego przerzutnika D1 dołączone jest do niezanegowanego wejścia drugiego przerzutnika przez rezystor formujący Rf1 i dwa inwertery połączone szeregowo Ri1 i Ti1 oraz Ri3 i Ti3, natomiast zanegowane wyjście pierwszego przerzutnika D1 dołączone jest do zanegowanego wejścia drugiego przerzutnika D2 przez drugi rezystor formujący Rf2 i kolejne dwa inwertery połączone szeregowo Ri2 i Ti2 oraz Ri4 i Ti4. Wyjścia ostatniego przerzutnika D4 dołączone są do wyjścia dzielnika CLK przez układ desymetryzujący, który ma dwa tranzystory włączone szeregowo pomiędzy napięciem zasilania HRV a masą gnd. Pierwszy tranzystor Tb1 ma dren dołączony do napięcia zasilania HRV, bramkę dołączoną do wyjścia niezanegowanego przerzutnika D4, a źródło dołączone do drenu drugiego tranzystora Tb2. Drugi tranzystor Tb2 ma bramkę dołączoną do wyjścia zanegowanego przerzutnika D4, a źródło dołączone do masy gnd.

Dzielnik częstotliwości jest jednym z krytycznych układów znacznika RFID, zwłaszcza NFC Type-1, gdyż musi pracować na częstotliwości fali nośnej 13,56 MHz i zapewnia podstawę czasu dla wielu podsystemów znacznika - na przykład dla detektora symboli, gdzie potrzebny jest sygnał CLK o częstotliwości sygnału wejściowego RF podzielonego na 16. W celu zachowania zgodności z zaleceniami standardu NFC dotyczącymi czasu pomiędzy końcem ostatniej ramki polecenia czytnika a początkiem pierwszej ramki odpowiedzi znacznika, licznik jest wstępnie ładowany przy pierwszym impulsie stałą trzybitową wartością - trzema zerami. W ten sposób cały znacznik dostosowuje swoje taktowanie, aby spełnić ograniczenie czasu. Cyfrowe podukłady znacznika wykorzystują tylko dwie domeny zegarowe, których częstotliwości są odpowiednio dzielnikiem częstotliwości wejściowej na 16 i 64, z większością logiki w domenie tej drugiej, aby zaoszczędzić obszar i moc. Dzielnik częstotliwości jest zatem odpowiedzialny za taktowanie całego układu. Główna trudność w jego konstrukcji wynika z podstawowych ograniczeń tranzystora IGZO, a mianowicie jego ruchliwości elektronów i częstotliwości granicznej. Aby uzyskać prądy drenów wystarczające do osiągnięcia częstotliwości nośnej, trzeba zastosować tranzystory o relatywnie dużym stosunku szerokości do długości W/L oraz rezystory drenowe o małej wartości. Jednak wzrost szerokości powoduje wzrost pojemności bramka-źródło tranzystorów, co z kolei jest proporcjonalne do wzrostu prądu drenu. Tranzystory o wyższym współczynniku W/L wraz z pasożytami zwiększają zatem dynamiczne rozpraszanie mocy obwodu, które z kolei powinno być jak najmniejsze. Z tego powodu dzielnik składa się z czterech jednobitowych stopni licznika, z różnymi rozmiarami tranzystorów i prądami roboczymi, wynikającymi z częstotliwości pracy każdego stopnia.

Każdy stopień dzielnika składa się z przerzutnika D z różnicową pętlą master-slave. Z tego także powodu pierwszy stopień, działający na częstotliwości wejściowej, wymaga dodatkowego inwertera zegarowego Ti i Ri sygnału nośnego, ponieważ sygnał z anteny jest asymetryczny.

Każdy stopień dzielnika jest realizowany odpowiednio do jego potrzeb, to znaczy wykorzystuje różne rozmiary tranzystorów. Ponadto różnica między pierwszym stopniem dzielnika D1 a pozostałymi stopniami D2, D2 i D4 zachodzi w topografii układu scalonego minimalizującej pojemności pasożytnicze. Pierwszy stopień D1 wykorzystuje górne warstwy metalizacji, aby zminimalizować pojemności pasożytnicze na skrzyżowaniach ścieżek metalizacji niższych warstw.

Zarówno odwrócone nQ, jak i nieodwrócone Q wyjścia pierwszego stopnia D1 są następnie buforowane przez pary kaskadowych inwerterów typu RTL (ang. resistor-transistor logic) Ti1 i Ri1, Ti3 i Ri3 oraz Ti2 i Ti2 oraz Ti4 i Ti4, i podawane do symetrycznego wejścia zegara drugiego stopnia D2. Ponadto rezystory Rf1 i Rf2 wyrównują fazę sygnałów różnicowych w celu maksymalizacji napięcia międzyszczytowego odwróconego i nieodwróconego zegara częstotliwości podzielonej przez dwa.

Bramka tranzystora inwertera Ti i wejścia niezanegowanego pierwszego przerzutnika D1 (i sterowanego w przerzutniku tranzystora) są sterowane bezpośrednio z anteny RF, która dostarcza wyższe prądy odpowiedzialne za przepływ ładunku ich pojemności bramka-źródło, w przeciwieństwie do pojemności bramka-źródło tranzystora wejściowego przerzutnika na wejściu zanegowanym, który jest napędzany pośrednio przez inwerter Ri i Ti. Aby przyspieszyć przełączanie stopnia pierwszego D1, użyte zostało dodatkowe wejście Cl, które wprowadza dodatkowy ładunek do pojemności bramka-źródło odpowiednich tranzystorów w pierwszym stopniu podczas opadającego zbocza sygnału RF.

Pierwszy stopień dzielnika, przerzutnik D1, musi zapewnić bardzo szybkie działanie na częstotliwości fali nośnej RF, w związku z tym stopień ten nie jest przeznaczony do efektywnego napędzania dużych obciążeń pojemnościowych z szybkością narastania wynikającą z połowy częstotliwości fali nośnej. Z tego powodu istotny jest stopień buforujący RTL i regulujący fazę, który wzmacnia sygnał różnicowy przy użyciu inwerterów Ti1 i Ri1, Ti3 i Ri3 oraz Ti2 i Ti2 oraz Ti4 i Ti4, i regulując fazy sygnałów przy użyciu Rf1 i Rf2 maksymalizuje chwilowe napięcie różnicowe na wejściu drugiego stopnia D2.

Trzy końcowe stopnie dzielnika D2, D3 i D4 mają identyczną ogólną architekturę i pozwalają na wstępne ustawienie wartości logicznych dzielnika, przy użyciu zacisków S2, S3, S4, w celu dopasowania fazy taktowania sygnałem wyjściowym CLK dalszych układów. Jednak, aby zoptymalizować zu życie energii przez cały dzielnik, stosunek W/L tranzystorów i odpowiadających im rezystorów w drenach zmienia się wraz z numerem stopnia (i wynikającą z tego częstotliwością na jakiej dany stopień musi pracować). Wyjście dzielnika częstotliwości jest buforowane przez układ desymetryzujący w celu zapewnienia wysokiej obciążalności wyjścia dzielnika oraz odpowiedniej szybkości narastania sygnału zegarowego.

Wynalazek pozwala na pozyskiwanie z sygnału radiowego sygnału zegarowego dla całego układu RFID i podukładów znacznika przy wykorzystaniu powolnych tranzystorów jednego typu - w szczególności procesu technologicznego wykorzystującego a-IGZO TFT. Przemysłowe zastosowanie wynalazku znajduje się w przemyśle i rynku produktów wymagających indywidualnych oznakowań elektronicznych.

Claims (16)

1. Dzielnik częstotliwości nośnej RFID posiadający przynajmniej dwa przerzutniki (D1, D2, D3, D4) o różnicowych wejściach i różnicowych wyjściach połączone w szereg tak, że wyjścia poprzedniego przerzutnika w szeregu (D1, D2, D3) dołączone są kolejno do wejść następnego przerzutnika w szeregu (D2, D3, D4), w którym to dzielniku zacisk wejściowy (RF) dołączony jest jednocześnie do niezanegowanego wejścia pierwszego przerzutnika (D1) oraz poprzez układ odwracający fazę (Ri, Ti) do zanegowanego wejścia pierwszego przerzutnika (D1), a przynajmniej jedno wyjście ostatniego przerzutnika w szeregu (D4) dołączone jest do wyjścia dzielnika, znamienny tym, że pomiędzy przynajmniej dwoma kolejnymi przerzutnikami (D1, D2), niezanegowane wyjście poprzedzającego przerzutnika (D1) dołączone jest do niezanegowanego wejścia następującego przerzutnika (D2) poprzez dwa inwertery połączone szeregowo (Ri1, Ti1), (Ri3, Ti3), a zanegowane wyjście poprzedzającego przerzutnika (D1) dołączone jest do zanegowanego wejścia następującego przerzutnika (D2) poprzez dwa inne inwertery połączone szeregowo (Ri2, Ti2), (Ri4, Ti4).

2. Dzielnik częstotliwości nośnej RFID wg zastrz. 1, znamienny tym, że niezanegowane wyjście poprzedzającego przerzutnika (D1) dołączone jest do wejścia inwertera (Ri1, Ti1) poprzez rezystor formujący (Rf1), a zanegowane wyjście poprzedzającego przerzutnika (D1) dołączone jest do wejścia inwertera (Ri2, Ti2) poprzez inny rezystor formujący (Rf2).

3. Dzielnik częstotliwości nośnej RFID wg zastrz. 1 albo 2, znamienny tym, że przynajmniej jeden przerzutnik jest przerzutnikiem typu D.

4. Dzielnik częstotliwości nośnej RFID wg zastrz. 1 albo 2 albo 3, znamienny tym, że pracuje zasadniczo na częstotliwości 13,56 MHz sygnału wejściowego.

5. Dzielnik częstotliwości nośnej RFID wg dowolnego z zastrz. od 1 do 4, znamienny tym, że napięcie zasilania układu jest napięciem pochodzącym z harwestowania sygnału radiowego.

6. Dzielnik częstotliwości nośnej RFID wg dowolnego z zastrz. od 1 do 5, znamienny tym, że wyjścia ostatniego przerzutnika w szeregu (D4) dołączone są do wyjścia dzielnika (CLK) poprzez układ desymetryzujący (Tb1, Tb2).

7. Dzielnik częstotliwości nośnej RFID wg zastrz. 6, znamienny tym, że układ desymetryzujący posiada dwa tranzystory włączone szeregowo pomiędzy napięciem zasilania a masą w taki sposób, że pierwszy tranzystor (Tb1) ma dren dołączony do napięcia zasilania (HRV), bramkę dołączoną do wyjścia niezanegowanego przerzutnika (D4), a źródło dołączone do drenu drugiego tranzystora (Tb2), natomiast drugi tranzystor (Tb2) ma bramkę dołączoną do wyjścia zanegowanego przerzutnika (D4), a źródło dołączone do masy (gnd).

8. Dzielnik częstotliwości nośnej RFID wg dowolnego z zastrz. od 1 do 7, znamienny tym, że przynajmniej jeden przerzutnik (D2, D3, D4) posiada wyprowadzony sygnał ustawiania stanu do zacisku zewnętrznego (S2, S3, S4).

9. Dzielnik częstotliwości nośnej RFID wg dowolnego z zastrz. od 1 do 8, znamienny tym, że przynajmniej jeden inwerter (Ri1, Ti1), (Ri2, Ti2), (Ri3, Ti3), (Ri4, Ti4) został wykonany w technice RTL, w której rezystor (Ri1, Ri2, Ri3, Ri4) dołączony jest między napięciem zasilania (HRV) a drenem tranzystora (Ti1, Ti2, Ti3, Ti4), źródło tranzystora (Ti1, Ti2, Ti3, Ti4) dołączone jest do masy (gnd), bramka tranzystora (Ti1, Ti2, Ti3, Ti4) jest wejściem inwertera, a dren tranzystora (Ti1, Ti2, Ti3, Ti4) jest wyjściem inwertera.

10. Dzielnik częstotliwości nośnej RFID wg dowolnego z zastrz. od 1 do 9, znamienny tym, że posiada szereg 4 przerzutników.

6 PL 248469 B1

11. Dzielnik częstotliwości nośnej RFID wg dowolnego z zastrz. od 1 do 10, znamienny tym, że wszystkie tranzystory w układzie są tranzystorami FET typu „n”.

12. Dzielnik częstotliwości nośnej RFID wg dowolnego z zastrz. od 1 do 11, znamienny tym, że wszystkie tranzystory w układzie są tranzystorami typu TFT.

13. Dzielnik częstotliwości nośnej RFID wg dowolnego z zastrz. od 1 do 12, znamienny tym, że kanały tranzystorów wykonane są z amorficznego materiału półprzewodnikowego.

14. Dzielnik częstotliwości nośnej RFID wg dowolnego z zastrz. od 1 do 13, znamienny tym, że tranzystory zawierają indowo-galowy tlenek cynku.

15. Dzielnik częstotliwości nośnej RFID wg dowolnego z zastrz. od 1 do 14, znamienny tym, że stosunek wartości pierwszego rezystora formującego (Rf1) do wartości drugiego rezystora formującego (Rf2) mieści się w przedziale od 1,5 do 3.

16. Dzielnik częstotliwości nośnej RFID wg dowolnego z zastrz. od 1 do 15, znamienny tym, że stosunek wartości rezystorów pierwszych inwerterów w kaskadach (Ri1, Ri2) do wartości rezystorów drugich inwerterów w kaskadach (Ri3, Ri4) mieści się w przedziale od 1,5 do 3.