PL164841B1 - Ulóaddo pomlaiów rozkładów czasowychlmpulsów elektrycznych - Google Patents

Abstract

Uklad do pomiarów rozkladów czaso- wych impulsów elektrycznych, zawierajacy generator zegarowy polaczony poprzez bramke z dzielnikiem czestotliwosci impulsów z kolei polaczonym z wejsciem licznika o wyjsciach polaczonych z wejsciami rejestru równoleglego o wyjsciach polaczonych z wejsciami adreso- wymi pamieci danych o wyjsciach i wejsciach polaczonych z blokiem arytmetycznym i które to elementy sa polaczone z blokiem sterowa- nia, znamienny tym, ze ma sterujaca pamiec (1) o wyjsciach danych polaczonych z dzielnikiem czestotliwosci (2) i o wejsciach adresowych polaczonych z wyjsciem licznika (3), które to wyjscie jest polaczone takze z wejsciem równo- leglego rejestru (4), przy czym wyjscia steruja- cej pamieci (1) dodatkowo sa polaczone z licznikiem (3) i pamiec ta takze jest polaczona z blokiem (5) sterowania. PL

Description

Przedmiotem wynalazku jest układ do pomiarów rozkładów czasowych impulsów elektrycznych, mający zastosowanie w technice pomiarowej, stosowanej zwłaszcza w fizyce jądrowej oraz metrologii elektronicznej.

Znane do tego celu układy, zwane też analizatorami czasowymi lub miernikami interwałów czasowych, a także wielokanałowymi przelicznikami MCS [Multi-Channel-Scaler], są przykładowo opisane przez: A. Piątkowskiego i W. Scharfa w książce p. t. „Elektroniczne mierniki promieniowania jonizującego, Wydawnictwo Ministerstwa Obrony Narodowej, 1979 r., a także przez Je. I. Riehina, A. A. Kuraszowa i P. S. Cziernowa w książce p. t. „Pomiary przedziałów czasowych w fizyce eksperymentalnej, wydanej w języku rosyjskim przez „ATOMIZDAT, Moskwa, 1967r. Najczęściej stosowany układ, zawiera generator zegarowy połączony poprzez bramkę z dzielnikiem częstotliwości impulsów, połączonym z kolei z wejściem licznika, którego wyjścia są połączone z wejściami rejestru równoległego. Wyjścia tego rejestru są połączone z wejściami adresowymi pamięci danych o wyjściach i wejściach danych połączonych z blokiem arytmetycznym. Oprócz tego, wszystkie te elementy układu są połączone swoimi wejściami i wyjściami sterującymi z blokiem sterowania.

Działanie znanego układu polega na tym, że sygnał START podawany do bloku sterowania otwiera bramkę i impulsy z generatora zegarowego, poprzez dzielnik częstotliwości, są podawane do licznika, gdzie następuje ich zliczanie i w ten sposób stan licznika informuje o okresie czasu jaki upłynął od momentu pojawienia się impulsu START. Z chwilą pojawienia się impulsu mierzonego na wejściu STOP bloku sterowania, blok ten wysyła sygnał do rejestru równoległego przepisujący do niego aktualny stan licznika. Następnie blok sterowania inicjuje przepisanie z pamięci danych do bloku arytmetycznego słowa danych zawartego w komórce pamięci o adresie wskazanym zawartością rejestru równoległego. Po zwiększeniu wartości tego słowa danych o + 1, następuje zapis tak uaktualnionej informacji z powrotem do pamięci pod ten sam adres i blok sterowania oczekuje na następne impulsy STOP, które ponownie uruchomią procedurę uaktualniania informacji zgromadzonej w pamięci danych, według wyżej przytoczonego algorytmu. Równocześnie blok sterowania w sposób ciągły sprawdza zawartość licznika w celu wykrycia momentu czasu w którym należy zamknąć dany cykl pomiarowy i wyzerować licznik oraz dzielnik częstotliwości. Aż do chwili pojawienia się następnego impulsu START, inicjującego nowy cykl pomiarowy, wszystkie impulsy STOP są odrzucane przez blok sterowania. W ten sposób w pamięci danych jest zbierane widmo rozkładu czasowego impulsów elektrycznych pojawiających się na wejściu STOP bloku sterowania. Po skończonej analizie, to jest wykonaniu zadanej ilości cykli pomiarowych, w każdej komórce pamięci danych jest zawarta informacja o liczbie impulsów, które pojawiły się w określonym interwale czasu odmierzanym względem momentu pojawienia się impulsu START. Szerokość interwałów czasu, zwanych zwykle kanałami czasowymi, jest stała dla danej analizy i równa okresowi impulsów wychodzących z dzielnika częstotliwości.

164 841

Niedogodnością znanego układu jest to, że szerokości wszystkich kanałów czasowych są jednakowe i stałe w całym procesie pomiaru rozkładu czasowego impulsów. W przypadku mierzenia widm rezonansowych, które mają bardzo subtelny charakter tylko w pewnych określonych przedziałach czasowych całego zakresu widma, wymaga to stosowania bardzo wąskich kanałów czasowych dla całego obszaru mierzonego widma. Prowadzi to do znacznej rozbudowy układu spowodowanej koniecznością zastosowania odpowiednio pojemnych liczników, rejestrów równoległych, a zwłaszcza pamięci danych. Dodatkową niedogodnością układu jest to, że w przypadku gdy pojedynczy cykl pomiarowy widma rozkładu czasowego impulsu jest krótszy od zakresu zliczania licznika to blok sterowania musi być wyposażony w odpowiedni rejestr buforowy i blok komparacyjny w celu porównywania stanu licznika z zawartością rejestru dla określenia momentu czasu, w którym należy przerwać cykl pomiarowy. Wymaga więc to dodatkowej rozbudowy układu.

Istota rozwiązania według wynalazku polega na tym, że układ ma pamięć sterującą o wyjściach danych połączonych z dzielnikiem częstotliwości i o wejściach adresowych połączonych z wyjściem licznika, które to wyjście jest połączone także z wejściem równoległego rejestru. Wyjścia pamięci tej dodatkowo są połączone z tym samym licznikiem i pamięć ta także jest połączona z blokiem sterowania.

Zaletą układu według wynalazku jest to, że dzięki wprowadzeniu do układu dodatkowej pamięci sterującej, poszczególne kanały czasowe mają bardzo różne szerokości. Umożliwia to zbieranie widm odznaczających się bardzo subtelnym charakterem w określonych obszarach zakresu widmowego bez potrzeby stosowania bardzo pojemnych liczników, rejestrów równoległych i pamięci danych. Ponadto układ pozwala na uproszczenie konstrukcji bloku sterowania, poprzez całkowitą eliminację z tego bloku rejestru buforowego i bloku komparacyjnego, jednocześnie umożliwiając dokonywanie pomiarów widm rozkładów czasowych, w których pojedynczy cykl pomiarowy może mieć dowolną długość całkowicie niezależną od zakresu zliczeń licznika.

Przedmiot wynalazku jest pokazany w przykładzie wykonania na rysunku przedstawiającym blokowy schemat elektryczny układu.

Układ według wynalazku ma sterującą pamięć 1 o wyjściach danych połączonych z dzielnikiem 2 częstotliwości i o wejściach adresowych połączonych z wyjściem licznika 3, które to wyjście jest połączone także z wejściem równoległego rejestru 4. Wyjścia sterującej pamięci 1 dodatkowo są połączone z licznikiem 3 i pamięć ta także jest połączona z blokiem 5 sterowania. Równoległy rejestr 4 jest połączony z arytmetycznym blokiem 6 poprzez pamięć 7 danych. Natomiast licznik 3 także jest połączony poprzez dzielnik 2 częstotliwości i bramkę 8 z zegarowym generatorem 9. Licznik 3, równoległy rejestr 4, pamięć 7 danych, arytmetyczny blok 6 i bramka 8 są osobno połączone z blokiem 5 sterowania.

Działanie układu według wynalazku polega na tym, że sygnał START podawany do bloku 5 sterowania otwiera bramkę 8 i impulsy z generatora 9 poprzez dzielnik 2 częstotliwości są podawane do licznika 3, gdzie następuje ich zliczanie i stan licznika zawiera informację o okresie czasu jaki upłynął od momentu pojawienia się impulsu START. Jednocześnie stan licznika 3 jest podawany do sterującej pamięci 1 stanowiąc dla niej słowo adresowe wyznaczające komórkę, w której zawarta jest informacja o szerokości następnego kanału czasowego, bowiem każdy impuls wyjściowy z dzielnika 2 częstotliwości powoduje jego samozaładowanie się słowem danych zawartym w sterującej pamięci 1. Tak więc każdy impuls wyjściowy z dzielnika 2 częstotliwości, wyznaczający koniec bieżącego kanału czasowego, programuje dzielnik odpowiednim słowem z wyjść danych sterującej pamięci 1, które określa szerokość następnego kanału czasowego. Z chwilą pojawienia się impulsu mierzonego na wejściu STOP bloku 5 sterowania wysyła on z kolei sygnał do równoległego rejestru 4 przepisujący do niego aktualny stan licznika 3.

Następnie blok 5 sterowania inicjuje przepisanie z pamięci 7 danych do arytmetycznego bloku 6 słowa danych zawartego w komórce pamięci 7 danych o adresie wskazanym zawartością równoległego rejestru 4. Po zwiększeniu wartości tego słowa o + 1 następuje zapis tak uaktualnionej danej z powrotem do pamięci 7 danych pod ten sam adres i blok 5 sterowania oczekuje na następne impulsy STOP, które ponownie spowodują uaktualnienie informacji zgromadzonej w pamięci 7 danych według powyższego algorytmu. Z chwilą, gdy na wydzielonym do tego celu bicie wyjściowym sterującej pamięci 1 pojawi się stan aktywny, to następuje wyzerowanie licznika 3 i ten sam sygnał jest przekazany do bloku 5 sterowania w celu zamknięcia trwającego cyklu pomiarowego.

164 841

Wszystkie następne impulsy STOP są odrzucane przez blok 5 sterowania, aż do chwili pojawienia się następnego impulsu START, inicjującego nowy cykl pomiarowy układu. Zatem w pamięci 7 danych jest zbierane widmo rozkładu czasowego impulsów elektrycznych pojawiających się na wejściu STOP bloku 5 sterowania i po wykonaniu zadanej ilości cykli pomiarowych, w każdej komórce pamięci 7 danych jest zawarta informacja o liczbie impulsów, które pojawiły się w określonym kanale czasowym, jednoznacznie przypisanemu odpowiedniemu adresowi pamięci 7 danych. Długość pojedynczego cyklu pomiarowego jak i szerokość poszczególnych kanałów czasowych może być różna bowiem jest określona przez zawartości odpowiednich komórek sterującej pamięci 1.

start stop

Departament Wydawnictw UP RP. Nakład 90 egz.

Cena 10 000 zł

Claims (1)

1. Zastrzeżenie patentowe

   Układ do pomiarów rozkładów czasowych impulsów elektrycznych, zawierający generator zegarowy połączony poprzez bramkę z dzielnikiem częstotliwości impulsów z kolei połączonym z wejściem licznika o wyjściach połączonych z wejściami rejestru równoległego o wyjściach połączonych z wejściami adresowymi pamięci danych o wyjściach i wejściach połączonych z blokiem arytmetycznym i które to elementy są połączone z blokiem sterowania, znamienny tym, że ma sterującą pamięć (1) o wyjściach danych połączonych z dzielnikiem częstotliwości (2) i o wejściach adresowych połączonych z wyjściem licznika (3), które to wyjście jest połączone także z wejściem równoległego rejestru (4), przy czym wyjścia sterującej pamięci (1) dodatkowo są połączone z licznikiem (3) i pamięć ta także jest połączona z blokiem (5) sterowania.