Przedmiotem wynalazku jest uklad generujacy pojedynczy impuls po wlaczeniu napiecia zasilajacego przeznaczony do zerowania i ustawiania stanów poszczególnych wejsc ukladów w technice cyfrowej — po wlaczeniu napiecia zasilajacego oraz do wytwarzania impulsu o pozada¬ nym czasie trwania.Z wielu publikacji, a zwlaszcza poradnika pod redakcja W. N. Jakowlewa pt. „Technika impulsowa" Wyd. RNT 73 pkt.6.4 znane sa uklady generujace pojedynczy impuls po wlaczeniu napiecia zasilajacego, konstruowanejako generatory pojedynczych impulsów, badz w oparciu o uklady TTL, badz w oparciu o uklad przerzutnika Schmitta, z odpowiednim ukladem wyzwalaja¬ cym.Z opisu polskiego patentu nr 99 506 znany jest uklad zerowania, umozliwiajacy wielokrotne powtórzenie impulsów zerujacych dla zapewnienia pewnosci wyzerowania ukladów i bloków funkcjonalnych po pojawieniu sie w ukladzie napiecia zasilajacego.Z opisu polskiego patentu nr 117 096 znanyjest uklad zerujacy, w którym dla wygenerowania impulsu zerujacego o odpowiednim czasie trwania w stosunku do momentu pojawienia sie napiecia zasilajacego oraz znacznej stromosci zbocza tegoz impulsu zastosowano uklad wzmacniajacy objety petla dodatniego sprzezenia zwrotnego.Wynalazek dotyczy ukladu generujacego pojedynczy impuls po wlaczeniu napiecia zasilaja¬ cego. Istota wynalazku polega na tym, ze uklad jest utworzony z dwóch komplementarnych tranzystorów, przy czym baza pierwszego tranzystora jest polaczona z punktem wspólnym dziel¬ nika napiecia, utworzonego z dwóch rezystorów i wlaczonego równolegle do obwodu zasilania.Pomiedzy emiterem pierwszego tranzystora a dzielnikiemjest wlaczony trzeci rezystor. Do emitera jest dolaczony takze kondensator, którego drugi koniec jest polaczony z masa ukladu. Kolektor pierwszego tranzystora przez czwarty rezystor jest polaczony z masa ukladu oraz z baza drugiego tranzystora, którego emiter jest polaczony z masa ukladu. Kolektor drugiego tranzystora przez szósty rezystor jest polaczony z obwodem zasilania. Ponadto pomiedzy baza i emiterem pierwszego tranzystora jest wlaczona zabezpieczajaca dioda. Kolektor pierwszego tranzystora przez piaty rezystor jest polaczony z baza drugiego tranzystora.Zasadnicza korzysc techniczna ukladu wedlug wynalazku wynika z zastosowania trzeciego rezystora i kondensatora, które moga tworzyc filtr w obwodzie zasilania. Pozwala to na wygenero-2 141(98 wanie impulsu o czasie trwania r, zaleznym od czasu trwania stanu przejsciowego w obwodzie zasilania. Ponadto uklad generujacy wedlug wynalazku umozliwia wygenerowanie impulsu o odpowiedniej polaryzacji i pozadanym czasie trwania — po wlaczeniu napiecia zasilajacego.Osiagniecie tego celujest mozliwe dzieki zastosowaniu pierwszego tranzystora, spolaryzowanego w obwodzie bazy przez dzielnik napiecia tak, ze w stanie ustalonym jest nasycony, a w stanie przejsciowym — po wlaczeniu napiecia zasilajacego —jest zatkany spadkiem napiecia powstalym na trzecim rezystorze, przez który laduje sie kondensator.Przedmiot wynalazku jest objasniony w przykladzie wykonania na rysunku, na którym fig. 1 przedstawia schemat ideowy ukladu, zasilany napieciem dodatnim, a fig. 2 — zasilany napieciem ujemnym.Uklad generujacy pojedynczy impuls po wlaczeniu napiecia zasilajacego wedlug wynalazku tworza dwa komplementarnetranzystoryTl i T2. Baza pierwszego tranzystora Tl jestpolaczona z dzielnikiem napiecia, który tworza dwa rezystory Rl i R2. Dzielnik jest równolegle wlaczony do obwodu zasilania. Pomiedzy emiterem pierwszego tranzystoraTl a dzielnikiem napiecia od strony zasilania —jest wlaczony trzeci rezystor R3. Do emitera tegoz tranzystora Tl dolaczonyjest takze kondensator C, którego drugi koniec jest polaczony z masa ukladu. Pomiedzy baza a emiterem pierwszego tranzystoraTljest wlaczona-zabezpieczajaca zlacze tranzystoraTl — dioda D. Kolek¬ tor pierwszego tranzystora Tl przez czwarty rezystor R4jest polaczony z masa ukladu, natomiast przez piaty rezystor R5 jest polaczony z baza drugiego tranzystora T2. Emiterdrugiego tranzystora T2 jest polaczony z masa ukladu, a kolektor, stanowiacy wyjscie ukladu,jest polaczony przez szósty rezystor R6 z obwodem zasilania.Dzialanie ukladu wedlug wynalazku przebiega nastepujaco. Pierwszy tranzystor Tl jest spola¬ ryzowany w obudowie bazy przez dzielnik napiecia utworzony przez rezystory Rl i R2 w ten sposób, ze w stanie ustalonym jest nasycony, a w stanie przejsciowym — po wlaczeniu napiecia zasilajacego jest zatkany spadkiem napiecia, skierowany przeciwnie do napiecia polaryzujacego baze, powstalym na trzecim rezystorze R3, przez który laduje sie kondensator C. Po zakonczeniu procesu ladowania kondensatora C spadek napiecia na trzecim rezystorze R3 maleje, a w nastep¬ stwie pierwszy tranzystorTl wchodzi w stan nasycenia. Czas trwania impulsu, wynikajacy ze stalej czasu ukladu rjest okreslony wartosciami trzeciego tranzystora R3 i kondensatora C oraz rezysto¬ rami Rl i R2, tworzacymi dzielnik napiecia. TranzystorT2, pelniacy role inwertera, odwracajacego polaryzacje impulsu wyjsciowego, jest sterowany z emitera pierwszego tranzystora Tl przez piaty rezystor R5.W przypadku ukladu zasilanego napieciem dodatnim (fig. 1) — uklad generuje impuls o polaryzacji dodatniej, natomiast w przypadku ukladu zasilanego napieciem ujemnym (fig. 2) — uklad generuje impuls o polaryzacji ujemnej.Zastrzezenia patentowe 1. Uklad generujacy pojedynczy impuls po wlaczeniu napiecia zasilajacego, asmemy tym, ze jest utwo¬ rzony z dwóch komplementarnych tranzystorów (Tl) i (T2), przy czym baza pierwszego tranzy¬ stora (Tl) jest polaczona z punktem wspólnym dzielnika napiecia, utworzonego z dwóch rezysto¬ rów (Rl) i (R2) i wlaczonego równolegle do obwodu zasilania, natomiast pomiedzy emiterem pierwszego tranzystora (Tl) a tym dzielnikiem jest wlaczony trzeci rezystor (R3) oraz do emitera tegoz tranzystora (Tl)jest dolaczony kondensator (C), którego drugi koniecjest polaczony z masa ukladu, natomiast kolektor pierwszego tranzystora (Tl) przez czwarty rezystor (R4)jest polaczony z masa ukladu oraz z baza drugiego tranzystora (T2), którego emiterjest polaczony z masa ukladu, a kolektor drugiego tranzystora (T2) przez szósty rezystor (R€) z obwodem zasilania. 2. Uklad wedlug zastrz. 1, znamienny tym, ze pomiedzy baza i emiterem pierwszego tranzy¬ stora (Tl) jest wlaczona zabezpieczajaca dioda (D). 3. Uklad wedlug zastrz. 1, znamieray tym, ze kolektor pierwszego tranzystora (Tl) przez piaty rezystor (R5) jest polaczony z baza drugiego tranzystora (T2).141688 ¦ a H ¦0 + R6 R5 c=H WYJSCE R2 R4 =lc ¦4—0 FIG.1 O — R2 R4M 4zQ o WYJSCIE FIG.2 PL