PL136953B1 - Method of and system for switching on determined channel of input analog multiplexer - Google Patents

Description

Przedmiotem wynalazku jest sposób i uklad do wlaczania okreslonego kanalu wejsciowego mul¬ tipleksera analogowego.Multiplekser analogowy umozliwiajacy przela¬ czanie n-kanalów wejsciowych na jedno wyjscie zawiera od kilku do kilkunastu elementów prze¬ laczajacych. Wszystkie kanaly multipleksera maja osobne wejscia i jedno wyjscie przy czym kazdy z nich jest sterowany z oddzielnego wejscia ste¬ rujacego. Wynika z tego, ze do wlaczenia lub wy¬ laczenia elementu przelaczajacego wymagane sa napiecia sterujace o wartosciach rózniacych sie zwykle od poziomów logicznych cyfrowych ukla¬ dów scalonych. Aby wiec umozliwic przelaczanie tych sygnalów stosowane sa specjalne uklady ste¬ rujace.Sposób wlaczenia okreslonego kanalu polega na wygenerowaniu niezaleznego impulsu sterujacego podawanego na wejscie sterujace multipleksera za pomoca którego zostaje otwarty kanal analogowy a nastepnie kanalem tym przesyla sie sygnal in¬ formacyjny podawany na jego wejscie.Zgodnie z wynalazkiem na wejsciu, którym ma byc przeslany sygnal informacyjny generuje sie impuls pobudzajacy poprzedzajacy ten sygnal, przy czym tak sie go ksztaltuje aby spowodowac otwar¬ cie kanalu, korzystnie generujac impuls pobudzaja¬ cy o podwyzszonym poziomie napiecia w stosun¬ ku do sygnalu informacyjnego i jednoczesnie syg¬ nal ten podaje sie na wejscie sterujace na czas 13 20 25 30 konieczny do przeslania sygnalu informacyjnego podtrzymujac stan wlaczenia kanalu.Istota ukladu polega na tym, ze w kazdym ka¬ nale wejsciowym wlaczony jest uklad równoleg¬ lego dwójnika RC, który z jednej strony dolaczo¬ ny jest do wejscia kanalu a z drugiej do wejscia sterujacego tym kanalem i jednoczesnie poprzez diode ze zródlem napiecia odniesienia.Dzieki takiemu rozwiazaniu uzyskuje sie duze uproszczenie ukladów sterujacych jak równiez moz¬ liwosc wyeliminowania dodatkowych linii steru¬ jacych wybieraniem kanalów.Przedmiot wynalazku blizej opisany w przykla¬ dzie wykonania zilustrowany jest rysunkiem, na którym fig. 1 przedstawia schemat ideowy ukladu, a fig. 2 — przebiegi czasowe w ukladzie.Multiplekser analogowy MA zrealizowany na tranzystorach MOS Ti,...,Ti,...,Tn ma wlaczony w kazdy kanal uklad równoleglego dwójnika RC RiCi,...,RiCi,.RnCn który z jednej strony dolaczony jest do wejscia WEi,...WEi,...,WEn kanalu a z dru¬ giej do wejscia sterujacego Si,...,Si,...,Sn tego same¬ go kanalu i poprzez diode Di,...,Di,...,Dn do zródla napiecia odniesienia Uref.Pojawienie sie na jednym z wejsc WEi,...,WEi,..., WEn przykladowo na wejsciu WEi sygnalu o na¬ pieciu UwEi wiekszym od napiecia progowego Uthi tranzystora jTi zwiekszonego o spadek napiecia Udi na diodzie Di i o napiecie odniesienia Uref czyli UwEi Uthi + Udi + Uref spowoduje przeplyw pra- 136 9533 138 953 4 du ladujacego kondensator Ci w obwodzie WEi, Ci, Di, Uref do napiecia Uci = Uwei — Udi — Uref.Gdy napiecie Uci na kondensatorze Ci przekro¬ czy poziom napiecia progowego Uthi tranzystora Ti kanal zostania otwarty. Zmniejszenie napiecia Uwei sygnalu przesylanego w i-tym kanale multi¬ pleksera analogowego ponizej poziomu napiecia Uthi—^Udi — Ure* nie spowoduje zamkniecia ka¬ nalu, gdyz na wejscie sterujace Si kanalu poda¬ wane jest napiecie Usi = UwEi — Uci i spadek na¬ piecia Uci na kondensatorze Ci jest wiekszy od napiecia progowego Uthi tranzystora Ti. W tym stanie kondensator Ci bedzie rozladowywal sie przez rezystor Ri. Dopóki Uci Uthi i-ty kanal bedzie otwarty. Szybkosc rozladowania kondensatora, a tym samym czas otwarcia kanalu ,To po zaniknie¬ ciu impulsu pobudzajacego o napieciu Upi Uthi + + Udi + Uref na wejsciu WEi zalezy od stalej czasowej % = RC. W czasie To na wyjscie multi¬ pleksera analogowego WY podawany jest sygnal uzyteczny Uwy o napieciu Uki < Upi z wejscia WEi i-tego kanalu.Zastrzezenia patentowe 1. Sposób wlaczania okreslonego kanalu wejs- 5 ciowego multipleksera analogowego, znamienny tym, ze na wejsciu, którym ma byc przeslany syg¬ nal informacyjny generuje sie impuls pobudzajacy, poprzedzajacy ten sygnal, przy czym tak sie go ksztaltuje, aby spowodowac otwarcie kanalu, ko- io rzystnie generujac impuls pobudzajacy o podwyz¬ szonym poziomie napiecia w stosunku do sygnalu informacyjnego i jednoczesnie sygnal ten podaje sie na wejscie sterujace na czas konieczny dla przeslania sygnalu informacyjnego podtrzymujac 13 stan wlaczenia kanalu. 2. Uklad do wlaczenia okreslonego kanalu wej¬ sciowego multipleksera analogowego, znamienny tymr ze w kazdym kanale wlaczony jest uklad równoleglego dwójnika RC, który z jednej strony 20 dolaczony jest do wejscia kanalu a z drugiej do wejscia sterujacego tym kanalem i jednoczesnie poprzez diode ze zródlem napiecia odniesienia. ¥we**~ UWEn* WEi WEi Hi Ti Uci LSlAU Lhftwa. jgj Rn.UthT1 &Qf Sd Usi 7h EJM SfDnr 'uref Ra* -Upi-UDj-UREF UTHi UWB FI&2: DN-8, z. 737/86 Cena zl 100 PL

Claims (2)

1. Zastrzezenia patentowe 1. Sposób wlaczania okreslonego kanalu wejs- 5 ciowego multipleksera analogowego, znamienny tym, ze na wejsciu, którym ma byc przeslany syg¬ nal informacyjny generuje sie impuls pobudzajacy, poprzedzajacy ten sygnal, przy czym tak sie go ksztaltuje, aby spowodowac otwarcie kanalu, ko- io rzystnie generujac impuls pobudzajacy o podwyz¬ szonym poziomie napiecia w stosunku do sygnalu informacyjnego i jednoczesnie sygnal ten podaje sie na wejscie sterujace na czas konieczny dla przeslania sygnalu informacyjnego podtrzymujac 13 stan wlaczenia kanalu.
2. 2. Uklad do wlaczenia okreslonego kanalu wej¬ sciowego multipleksera analogowego, znamienny tymr ze w kazdym kanale wlaczony jest uklad równoleglego dwójnika RC, który z jednej strony 20 dolaczony jest do wejscia kanalu a z drugiej do wejscia sterujacego tym kanalem i jednoczesnie poprzez diode ze zródlem napiecia odniesienia. ¥we**~ UWEn* WEi WEi Hi Ti Uci LSlAU Lhftwa. jgj Rn. UthT1 &Qf Sd Usi 7h EJM SfDnr 'uref Ra* -Upi-UDj-UREF UTHi UWB FI&2: DN-8, z. 737/86 Cena zl 100 PL