Przedmiotem wynalazku jest uklad do podwójnego wpisywania danych do pamieci komputera podczas prze¬ mieszczania pola danych, zwlaszcza do wpisywania iden¬ tycznych danych do pierwszego i drugiego pola pamieci w komputerze pracujacym w czasie rzeczywistym, który w czasie dzialania dokonuje przemieszczania danych miedzy dwoma polami danych. Pamiec danych jest tak zaplanowa- na,ze w odpowiedzi na impuls wpisujacy, dane sa przeka¬ zywane do pamieci na pozycje okreslona przez jednocze¬ snie otrzymana informacje adresowa.Uklad taki stosuje sie na przyklad w systemie teleko¬ munikacyjnym sterowanym komputerem, gdzie infor- maqa o róznych organach przelaczajacych, jest zmagazy¬ nowana w dyskretnych polach pamieci, przydzielonych poszczególnym organom. Kiedy urzadzenie jest rozbudo¬ wywane, powiekszana jest tym samym ilosc jednostek w okreslonych typach organów. Stwarza to potrzebe no¬ wego rozplanowania pamieci. Do komputera wprowa¬ dza sie specjalny program niskiego pierwszenstwa, który przemieszcza dane z oryginalnego pola pamieci do no¬ wego. Tozadanie jest przerywane przez programy o wyz¬ szym pierwszenstwie, które wydaja instrukcje wpisu¬ jaca bezposrednio do pola pamieci, znajdujacego sie w trakcie przemieszczania. Wobec tego wystepuje duze praw¬ dopodobienstwo, ze instrukcja wpisujaca skierowana jest na pozycje, przez która juz przeszedl program przemiesz¬ czania. Wymaga to pewnych srodków sluzacych do zapi¬ sywania danych w obydwu polach pamieci, w oryginal¬ nym i nowym. Jednym z rozwiazan tego problemu jest po prostu zakaz wpisywania nowych danych tak dlugo, 10 15 30 jak trwa przemieszczanie. G$y przemieszczanie zostaje zakonczone, oryginalne pole pamieci jest skasowane i uzywane sa nowe adresy pól zamiast oryginalnych. Me¬ toda ta jest malo przydatna, gdyz prowadzi do ogranicze¬ nia funkcji systemu.Szwedzki opis patentowy nr 17372/67 przedstawia metode, w której komputerowi dodany zostaje dalszy poziom pierwszenstwa, wyzszy od wszystkich innych poziomów i który jest uzywany przez specjalny program dla podwójnego wpisywania danych. Komputer prze¬ chodzi do tego programu, gdy program nizszego pozio¬ mu generuje instrukqe wpisujaca, skierowana do tego pola pamieci, które znajduje sie w trakcie przemieszczania.Komputer powraca do przerwanego w ten sposób pro¬ gramu, gdy zostaje zakonczone podwójne wpisywanie.Jednak program podwójnego wpisywania zawiera kilka instrukgi, co przyczynia sie do obciazenia komputera.Celem wynalazku jest rozwiazanie opisanego proble¬ mu bez obciazenia komputera. Uzyskuje sie to przy po¬ mocy ukladu, który podczas gdy komputer wpisuje da¬ ne do pola pamieci poddawanego procesowi przemiesz¬ czania, zmienia adresy i wpisuje te same dane do no¬ wego pola pamieci.Uklad wedlug wynalazku zawiera, obok rejestru adre¬ sowego do wpisywania danych do pamieci danych, dru¬ gi rejestr dla przechowywania rozdzialu adresowego po¬ miedzy pierwszym a drugim polem pamieci danych oraz obwód sumowania. Obwód sumowania otrzymuje na swe pierwsze wejscie adresowe sygnal adresu zapisanego w re- 108 647108 647 3 jestrze adresowym, a na drugie wejscie adresowe, sy¬ gnal rozdzialu adresu zapisany w drugim rejestrze. f-W -eera atst5fcaSli sygnalu adresu wynikowego, na sowym fcbwodu sterujacego znajduje sie ibwód bramkujacy, kfcry po otrzymaniu polecenia wpi- ywania^ kk fln^]or^'fl]riiiwditryirtbwód sterujacy zawiera ponadto Jbwudy CRT czytania z pamieci, które wskazuja czy ope¬ racja wpisywania ma byc wykonana takze w drugim polu pamieci.Obwód bramkujacy posiada obwody niedopuszczajace do pamieci danych informacji z rejestru adresowego, gdy operacja wpisywania odbywa sie w drugim polu pa¬ mieci, kierujac jednak do pamieci danych adres wyni¬ kowy z obwodu sumowania. Ponadto obwód sterujacy zawiera obwód bramkujacy do wysylania do pamieci danych dodatkowego impulsu wpisujacego w przypadku operacji podwójnego wpisywania.Obwód sterujacy jest tak wykonany, ze wpisywanie da¬ nych do drugiego pola pamieci nastepuje po wpisaniu danych do pierwszego pola pamieci.Uklad zawiera obwód kontrolny tak wykonany, ze wpisywanie danych do drugiego pola pamieci nastepuje przed wpisaniem do pierwszego pola pamieci.Przedmiot wynalazku jest blizej objasniony w przy¬ kladzie wykonania na rysunku, który przedstawia sche¬ mat blokowy komputera. Rysunek uwzglednia jedynie podzespoly konieczne do przedstawienia istoty wyna¬ lazku. Komputer zawiera centralna jednostke przetwa¬ rzania danych CE, pamiec danych DM i pamiec pro¬ gramowa PM wraz z przynaleznym wyposazeniem ste¬ rujacym SDM i SPM. Komputer zawiera ponadto blok ,,X" dolaczony do centralnej jednostki przetwarzania i zawierajacy organy przelaczajace, które naleza do sys¬ temu telekomunikacyjnego sterowanego przez rzeczy- wisto-czasowy komputer.Organy przelaczajace wybierane sa cyklicznie, zgod¬ nie z programem sterujacym zawartym w pamieci pro¬ gramowej PM. Dane dotyczace organów magazynowa¬ ne sa w wydzielonych polach danych zawartych w pa¬ mieci danych. Zmiany wewnatrz bloku „X", czy zmie¬ niony sposób pracy systemu wymagaja przemieszczania danych w pamieci danych DM na przyklad z pierwot¬ nego pola danych DF 1 do nowego DF 2. Przemiesz¬ czanie to jest wykonane przy pomocy programu o nis¬ kim stopniu pierwszenstwa. Oznacza to, ze przemieszczanie jest przerywane przez programy o wyzszym stopniu pier¬ wszenstwa.Specjalny obwód sterujacy SK oraz specjalny rejestr adresowy DIF zawarte w wyposazeniu sterujacym SDM pamieci danych, umozliwiaja wpisanie tych samych da¬ nych do obydwu pól, pierwotnego DF1 i nowego DF2 gdy program podaje instrukcje wpisywania skierowa¬ na do pola palnieci;- które znajduje sie w trakcie prze¬ mieszczania.W celu uproszczenia rysunku pokazane sa na nim tyl¬ ko te polaczenia pomiedzy róznymi blokami, które do¬ tycza czytania instrukcji programowych z pamieci pro¬ gramowej PM oraz wpisywania danych do pamieci da- nychPM.Centralna jednostka przetwarzania danych CE wska¬ zuje potrzebna instrukcje przy pomocy adresu na wyjsciu PAC, a rozkaz czytania dostarczony jest do wyposaze¬ nia sterujacego SPM na wyjsciu PLC. Przy pomocy podobnych wyjsc PAM i PLM do pamieci programo- 4 wej PM, wyposazenie sterujace uzyskuje potrzebna in¬ strukcje na wejsciu PIM i dostarcza te sama instrukcje do. centralnej jednostki przetwarzania CE na wyjsciu PIC. 5 Pomiedzy innymi blokami, wyposazenie sterujace za¬ wiera rejestry, sluzace do posredniego magazynowania adresu otrzymanego z centralnej jednostki przetwarza¬ nia CE i instrukcji wyczytanej z pamieci programowej PM, obwody tlumaczace polecenie wyczytania otrzy- 10 mane z centralnej jednostki przetwarzania CE na for¬ me odpowiednia dla pamieci programowej PM oraz ob¬ wody adaptujace dane do cyklu czasowego pamieci.Podobne obwody zawarte sa takze w wyposazeniu ste¬ rujacym SDM pamieci danych, to jest rejestr adreso- 15 wy ADR, rejestr danych INF, obwód impulsowy PG1 i obwód czasowy FK. Dodatkowo w wyposazeniu ste¬ rujacym SDM zawarty jest rejestr DIF sluzacy do maga¬ zynowania dodatkowych informacji adresowych, obwód sterujacy SK spelniajacy dodatkowa operacje wpisywa- 20 nia w przypadku, gdy dane maja zostac wpisane do dwu pól pamieci, oraz obwód sumy logicznej „LUB" EG po¬ dajacy do wyjscia DSM impulsy wpisujace z obwodu impulsowego PG1 albo z obwodu sterujacego SK.Wyposazenie sterujace SDM otrzymuje informacje 25 adresowa od centralnej jednostki przetwarzania CE, po¬ przez szyne adresowa DAC do rejestru adresowego ADR.Dane sa dostarczane szyna danych DIC do rejestru danych INF. Polecenie wpisania odbierane jest na wejsciu DSC i przesylane jest dalej do obwodu impulsowego PG1. 33 Obwód sterujacy SK otrzymuje dodatkowo sygnal znaku na wejsciu DOC za kazdym razem, gdy polecenie wpi¬ sania odnosi sie do pozycji adresu nalezacej do pola pa¬ mieci, na przyklad DF1, które jest w trakcie przemieszcza¬ nia. Znaczy to, ze dane zarejestrowane w rejestrze da- 35 nych zostana wpisane do zaadresowanej pozycji i odpo¬ wiadajacej pozycji w drugim polu pamieci np. DF2.Pozycja ta w drugim polu panreci zostaje uzyskana przy pomocy informacji rozdzielenia adresu przekazanej z centra¬ lnej jednostki przetwarzania CE do rejestru DIF poprzez 40 ddzielna szyne adresowa DDC, którajest przylaczona do obwodu sterujacego SK w taki sam sposób, jak rejestr ADR.Informacja rozdzielenia adresu zostala zapisana w DIF na poczatku procesu przemieszczania. Wskazuje ona wartosc, która musi byc dodana do adresu okreslajacego pewna 45 pozycje w polu pamieci DF1, w celu utworzenia adresu odpowiadajacej pozycjiw polu pamieci DF2.Obwód sterujacy SK zawiera pierwszy dwustabilny przerzutnik FF1 stanowiacy pamiec magazynujaca znak otrzymany na wejsciu DOC oraz drugi dwustabilny prze- 50 rzutnik FF2 stanowiacy srodek do odczytania i zreali¬ zowania znaku. W obwodzie sterujacym SK znajduja sie takze nastepujace obwody: obwód sumowania ADD, w którym uzyskuje sie adres wynikowy przez dodanie informacji rozdzielenia adresu zmagazyowanej w re- 53 jestrze DIF do adresu zmagazynowanego w rejestrze ADR urzadzenie bramkujace ADG, które zgodnie z wa¬ runkami sterujacymi z drugiego przerzutnika FF2 prze¬ puszcza do wychodzacej na zewnatrz szyny adresowej DAM adres, zmagazynowany w rejestrze adresowym 6j ADR, albo adres wynikowy zaczerpniety z obwodu do¬ dajacego ADD i ponadto obwód PG2 wytwarzajacy im¬ pulsy wpisujace.W celu opisania dzialania ukladu nalez/ wziac pod uwage przypadek, gdy zadna dodatkowa operacja wpi- 65 sywania nie bedzie wykonana. Przypadek ten charaktery-108 647 5 zuje sie tym, ze obydwa przerzutniki FF1 i FF2 sa w sta¬ nie zero, oraz ze zaden znak nie jest odbierany na wej¬ sciu DOC, gdy na wejsciu DSC przyjete jest polecenie wpisania. W wyniku polecenia wpisania obwód impul¬ sowy PG1 generuje impuls wpisujacy, który przechodzi przez obwód koniunkcji EG, skad przekazywany jest poprzez wyjscie DSM do pamieci danych DM oraz do¬ datkowo do obwodu czasowego FK.Impuls wpisujacy powoduje to, ze pamiec danych po¬ biera informacje z rejestru danych INF za posrednictwem szyny danych DIM i zapisuje te informacje w pozycji wskazanej adresem otrzymanym szyna adresowa DAM.Poniewaz przerzutnik FF2 jest w stanie zero, wejscie sterujace SI urzadzenia bramkujacego ADG zostanie pobudzone i urzadzenie bramkujace wysle do szyny adre¬ sowej DAM adres zmagazynowany w rejestrze adresowym DIF. Z pewnym opóznieniem czasowym, odpowiadaja¬ cym cyklowi wpisywania pamieci danych, obwód cza¬ sowy FK dostarczy do wejscia G przerzutnika FF2 im¬ puls zegarowy w celu zmiany stanu przerzutnika w stan odpowiadajacy warunkom wejsciowym na jego wejsciach S i R. Jednak zgodnie z zalozeniami, przerzutnik FF1 znajdowal sie w stanie zero, wobec czego przerzutnik FF2 nie zmienia swojego stanu. Jesli nastepnie na wejsciu DOC odebrany zostaje sygnal znaku, oprócz polecenia wpisania na wejsciu DSC, to przerzutnik FF1 zmieni stan na „1" na skutek sygnalu znaku. W tym samym cza¬ sie rozpocznie sie proces wpisywania opisany powyzej, Po wpisaniu informacji z rejestru danych na pozycji w polu pamieci DF1, przerzutnik FF2 otrzymuje na swoim wejsciu G impuls, po którym stan „I" przerzutnika FF1 przekazany zostaje do przerzutnika FF2. Wejscie ste¬ rujace S2 obwodu bramkujacego ADG zostanie teraz pobudzone i wynikowy adres z obwodu dodawania ADD zostanie podany do szyny adresowej DAM. Na skutek pobudzania obwodu bramkujacego PG2 przez stan „1" z przerzutnika FF2, wytwarza ono impuls wpisujacy, który przywraca przerzutnik FF1 do stanu „0". Impuls wpisujacy jest jednoczesnie przekazywany, za posred¬ nictwem obwodu sumy logicznej EG, na wyjsciu DSM i do obwodu czasowego FK. Teraz pamiec danych DM wykonuje nowy cykl wpisywania, podczas którego in¬ formacja z rejestru danych INF jest zapisywana w polu pamieci DF2 na pozycji okreslonej adresem wynikowym z obwodu sumowania ADD. Kiedy ten cykl wpisywa¬ nia zostaje zakonczony, przerzutnik FF2 otrzymuje na saroje wejscie G impuls zegarowy z obwodu zegarowego, który zezwala przerzutnikowi FF2 na przyjecie stanu przerzutnika FF1 na przyklad stan „0". W ten sposób 6 obwód kontrolny SK powraca do swojego stanu poczat¬ kowego i jest gotowy do nowego cyklu wpisywania.Zastrzezenia patentowe 1. Uklad do podwójnego wpisywania danych do pa¬ mieci komputera podczas przemieszczania pola danych, zwlaszcza do wpisywania identycznych danych do pierw¬ szego i drugiego pola pamieci w komputerze, pracujacym w czasie rzeczywistym, który w czasie pracy dokonuje przemieszczania danych z pierwszego pola do drugiego pola pamieci, przy czym pamiec danych jest tak zaplano¬ wana, ze w odpowiedzi na impuls wpisujacy, dane prze¬ kazane sa do pozycji pamieci okreslonej przez jed¬ noczesnie otrzymana informacje adresowa, znamien¬ ny tym, ze obok rejestru adresowego (ADR) do wpi¬ sywania danych do pamieci danych (DM), zawiera dru¬ gi rejestr (DIF) dla przechowywania rozdzialu adreso¬ wego pomiedzy pierwszym polem (DF1) a drugim polem (DF2) pamieci oraz obwód sumowania (ADD) otrzy¬ mujacy na swe pierwsze wejscie adresowe sygnal adre¬ su zapisanego w rejestrze adresowym (ADR), a na dru¬ gie wejscie adresowe, sygnal rozdzialu adresu zapisany w drugim rejestrze (DIF), przy czym w celu dostarcze¬ nia sygnalu adresu wynikowego, na wyjsciu adresowym obwodu sterujacego (SK) znajduje sie obwód bramku¬ jacy (ADG), który po otrzymaniu polecenia wpisywa¬ nia, kieruje adres zapisany w rejestrze adresowym (ADR) do pamieci danych (DM), a ponadto obwód sterujacy zawiera obwody (FF1, FF2) do czytania pamieci, które wskazuja czy operacja wpisywania ma byc wykonana takze w drugim polu (DF2) pamieci, przy czym obwód bramkujacy (ADG) posiada obwody niedopuszczajace do pamieci danych (DM) informacji z rejestru adresowe¬ go (ADR), gdy operacja wpisywania odbywa sie w dru¬ gim polu (DF2) pamieci, kierujac jednak do pamieci da¬ nych (DM) adres wynikowy z obwodu sumowania (ADD), a ponadto obwód sterujacy (SK) zawiera dodatkowo obwód bramkujacy (PG2) do wysylania do pamieci da¬ nych (DM) dodatkowego impulsu wpisujacego w przy¬ padku operacji podwójnego wpisywania. 2. Uklad wedlug zastrz. 1, znamienny tym, ze ob¬ wód sterujacy (SK) jest tak wykonany, ze wpisywanie danych do drugiego pola (DF2) pamieci (DM) naste¬ puje po wpisaniu danych do pierwszego pola (DF1) pa¬ mieci (DM). 3. Uklad wedlug zastrz. 1, znamienny tym, ze ob¬ wód kontrolny jest tak wykonany z* wpisywanie cariych do drugiego pola (DF2) pamieci (DM) nastepuje przed wpisaniem do pierwszego pola (DF1) pamieci (DM). 10 15 20 25 30 35 40108 647 "X" I CE PAC] PIC, PAM PIM, IPLC DOC DACA ~dTT\ rt ADO 52 \ \ DOC D/Cl y y , l DSC SK YlNF y y n 5\R 1*0 [A^Tsi 5PM 5DMy PLM PM FF1 FF2 56R 1 \0_ r 4^M ! PG2* 1 I DAM D/M PG1\ xi FK^_ \EG\ DSMJ LZG Z-d 3, "z. 56/1400/81, n. 105+20 egz.Cena 45 zl PL PL PL PL PL PL PL PL