PL103534B1 - Uklad wzmacniajacy - Google Patents

Description

Przedmiotem wynalazku jest uklad wzmacnia¬ jacy inicjowany malymi sygnalami, zrealizowany w oparciu o uklady scalone typu TTL lub DTL, który umozliwia sterowanie ukladami scalonymi TTL lub DTL zastosowanymi w urzadzeniach tech¬ niki cyfrowej.

W nowoczesnych ukladach odczytu stosowanych w czytnikach tasmy i ukladach automatycznej kontroli i sterowania,, waznymi elementami skla¬ dowymi sa przetworniki analogowo-cyfrowe. Prze¬ tworniki te czesto montowane sa w bezposredniej bliskosci elementów napedowych, wskutek czego narazone sa na dzialanie róznorodnych silnych zaklócen radioelektrycznych i wplywów tempera¬ tury. Ponadto w przypadku przetworników ana- logowo-cyfrowych o duzej zdolnosci rozdzielczej, uklady odczytujace musza miec duza czulosc i odpowiednio male czasy przetwarzania, czyli mu¬ sza charakteryzowac sie duza czestotliwoscia gra¬ niczna, a w przypadku bezposredniej wspólpracy z ukladami cyfrowymi musza odznaczac sie od¬ powiednimi czasami narastania, opadania i po¬ ziomami napiec wyjsciowych. Stosowane dotych¬ czas elektroniczne uklady odczytu wykonywane sa w szeregu róznych odmian, niemniej posiada¬ ja zawsze takie podstawowe elementy jak wzmac¬ niacze pradu stalego, uklady ksztaltowania sygna¬ lu, uklady przejscia w celu dopasowania sie do parametrów techniki TTL, oraz niekiedy posia¬ daja uklady kompensujace dzialanie temperatury.

Uklad odczytu skladajacy sie z wspomnianych, lancuchowo polaczonych elementów zajmuje sto¬ sunkowo duza powierzchnie i daje duze czasy opóznien, a otrzymanie wysokiej czestotliwosci gra¬ nicznej jest trudne do uzyskania. Dodatkowa wa¬ da jest fakt, ze uklady odczytu posiadaja z re¬ guly inne wartosci napiec zasilajacych niz ukla¬ dy TTL. Ponad/to w bardzo czulych ukladach przetworników analogowo-cyfrowych jako wmac- niacze pradu stalego stosuje sie wzmacniacze ope¬ racyjne, które wymagaja zasilania dwoma napie¬ ciami przewaznie rózniacymi sie od napiecia za¬ silajacego stosowanego w technice TTL.

Istota wynalazku jest uklad wzmacniajacy o nieskomplikowanej- budiowie, który pozwala uzy¬ skac duza szybkosc przetwarzania, dopasowanie sygnalu wyjsciowego do parametrów techniki TTL, duza odpornosc na zaklócenia, odpowiednio duza czulosc oraz mozliwosc kompensacji temperatu¬ rowej. Ponadto uklad ten jest zasilany z tego' sa¬ mego zródla napiecia co uklady techniki TTL, lub/i dodatkowego jednego zródla o polaryzacji ujemnej i dowolnym napieciu w przypadku prze¬ tworników o wiekszej czulosci. Wspomniane wa¬ runki zostaly spelnione w ukladzie wedlug wy¬ nalazku dzieki podlaczeniu emitera tranzystora ty¬ pu p-n-p bezposrednio do wejscia bramki TTL.

W ten sposób tranzystor pracujacy w ukladzie ze wspólnym kolektorem posiada obciazenie wewnatrz ukladu scalonego. 103 534103 534 Odpowiednie podlaczenie tranzystora polowego daje ten sam efekt techniczny. Duza szybkosc prze¬ twarzania ukladu wynika z faktu, ze tranzystor pracujacy w ukladzie ize wspólnym kolektorem ma wieksza czestotliwosc graniczna niz analogiczny 5 uklad1 ze wspólnym emitereni. Ponadto, poniewaz dodatkowe obciazenie tranzystora stanowi tran¬ zystor bramki TTL pracujacy w ukladzie wspól¬ nej bazy, uzyskuje sie dopasowanie opornosci wyjsciowej tranzystora do opornosci wej- 10 sciowej ukladu scalonego. Tak polaczone tran¬ zystory tworza ukliad kaskodowy, który charak¬ teryzuje sie duza czestotliwoscia graniczna.

Dopasowanie sygnalu wyjsciowego ukladu do parametrów techniki TTL wynika z zastosowania jako elementu obciazajacego logicznego ukladu scalonego typu TTL. Uzyskana w ukladzie wzmac¬ niajacym wedlug wynalazku odpornosc na zakló¬ cenia jest konsekwencja miniaturyzacji ukladu spowodowanej zastosowaniem malej liczby ele¬ mentów skladowych, dzieki, czemu istnieje mozli¬ wosc montowania ukladu w bezposrednim sasiedz¬ twie odczytujacych elementów fotoelektrycznych.

Ponadto zastosowanie w ukladzie bramki TTL ja¬ ko elementu obciazajacego zapewnia gwarantowa¬ ny próg szumów, jak równiez umozliwia przesy¬ lanie sygnalu na wieksze odleglosci.

W przypadku duzych zaklócen i wahan tempe¬ ratury, jako obciazenie ukladu mozna zastosowac uklad Schinitta zbudowany z dwóch szeregowo 30 polaczonych bramek logicznych TTL, typu NAND z petla sprzezenia zwrotnego w postaci rezystora wlaczonego miedzy wejsciem a wyjsciem. Skom¬ pensowanie wplywu temperatury na dzialanie ukladu uzyskano przez zasilanie fotodiody z ukla- 35 du-przesuwajacego poziom napiecia w funkcji temperatury, przy czym napiecie odniesienia ste¬ rujace wspomnianym ukladem pobierane jest z dodatkowej bramki logicznej TTL typu NAND.

Wynalazek zostanie blizej objasniony w przy- 40 kladzie wykonania na rysunku, na którym fig. 1 przedstawia schemat ukladu wzmacniajacego zbu¬ dowanego w oparciu o elementy techniki TTL, fig. 2 przedstawia uklad z fig. 1 z pokazanym przykladowo ukladem wewnetrznym bramki lo- 45 gicznej typu TTL, fig. 3 przedstawia uklad we¬ dlug wynalazku przeznaczony do odczytu sygnalu fotodiody w przetworniku analogowo-cyfrowym z zastosowanym ukladem Schmitta, fig. 4 przedsta¬ wia uklad z fig. 3 z zastosowaniem elementów M kompensujacych wplyw temperatury, fig. 5 przed¬ stawia teoretyczny wykres napiec ukladu z fig. 2, fig. 6 a, b, c d; e przedstawia wykres pradu i napiec w poszczególnych fazach pracy ukladu, fig. 7 obrazuje charakterystyke przenoszenia ca- 55 lego ukladu, przy czym linia ciagla oznacza cha¬ rakterystyke ukladu wedlug wynalazku, a linia przerywana oznacza charakterystyke konwencjo¬ nalnej bramki TTL, fig. 8 pokazuje charaktery¬ styke wejsciowa calego ukladu — linia ciagla 6© oraz charakterystyke wejsciowa ukladu scalone¬ go typu TTL — linia przerywana.

Uklad wzmacniajacy (fig. 1) sklada sie ze stop¬ nia wejsciowego pracujacego na tranzystorze Ti typu p-n-p, lub tranzystorze polowym. Zródlo 65 zmieniajacego sie napiecia Eg, poprzez rezystor Rg jest podlaczone do wejscia We ukladu wzmac¬ niajacego stanowiacego baze tranzystora Ti. Ko¬ lektor tranzystora Ti jest zasilany dodatkowym zródlem napiecia E2 o polaryzacji ujemnej. Emi¬ ter tranzystora Ti polaczony jest z wejsciem Wes scalonego ukladu S wykonanego w technice TTL.

Wewnatrz scalonego ukladu S (fig. 2), emiter tran¬ zystora Ta polaczony jest z wejsciem Wes, a jego kolektor polaczony jest z baza tranzystora Tu po¬ laczonego z wyjsciowymi tranzystorami Tc i Td.

Scalony uklad S jest zasilany zródlem napiecia Ei o wartosci + 5 V. Tranzystor Ti pracujacy w ukladzie ze wspólnym kolektorem z tranzysto¬ rem Ta tworza kaskode, która charakteryzuje sie duza czestotliwoscia graniczna. Jezeli przyjmiemy, ze na bazie tranzystora Ti jest napiecie Eg = 0 w chwili ti przewodzi dajac na wejsciu Wes ukladu scalone¬ go stan „0" logiczne, a prad na wejsciu Wes wy¬ nosi Iwes(O) ^ — (El + E2) — (UBETa+ UcEsTi) Ra gdzie UBETa oznacza spadek napiecia na zlaczu baza — emiter tranzystora Ta, Ucest1! — napie¬ cie nasycenia tranzystora Ti, a Ra — opornosc rezystora Ra wewnetrznego scalonego ukladu S.

W tym momencie prad wejsciowy na wejsciu We calego ukladu jest odpowiednio mniejszy i wy¬ nosi Iwes(O) Iwe(O) = iBTi^ h2lETx gdzie Ibt1! — oznacza prad bazy tranzystora Ti, a h2iETx — wspólczynnik wzmocnienia pradowego tranzystora Ti.

Wewnatrz scalonego ukladu S, tranzystory Tb i Td sa w stanie nieprzewodzenia, natomiast tran¬ zystor Tc przewodzi prad dajac na wyjsciu Wy ukladu stan logiczny „1". Przy wzroscie napiecia Eg w czasie t > t2, prady wejsciowe Iwe(O) i Iwes(O) zmniejszaja sie tak dlugo, dopóki napie¬ cie na wejsciu Wes nie osiagnie odpowiednio du¬ zej wartosci, a na wejsciu We wartosci odJpowied- nio mniejszej, która jest okreslona wzorem Uwe ^ Uwes — Ubet1! gdzie Ubetj oznacza napiecie zlacza baza — emi¬ ter tranzystora Ti. W tym momencie tranzystor Ta zaczyna pracowac inwersyjnie, a prad wejscio¬ wy Iwes(i) zmienia kierunek i zmniejsza swa war¬ tosc, przy czym Iwes(i) ^ Iwe(i) oznacza prad wsteczny spolaryzowanego zlacza baza — emiter tranzystora Ti, na którego bazie wystepuje napie¬ cie (stan logiczny „1").

Tranzystor Tt, i Td zaczynaja przewodzic, a na wyjsciu Wy ukladu otrzymuje sie stan „0". W ukladzie wedlug wynalazku wartosc dodatkowego zródla napiecia E2 moze byc równa zero. Wynika to stad, ze warunkiem wystarczajacym poprawnej5 103 534 6 pracy ukladu jest zastosowanie tranzystora Ti o malym napieciu nasycenia przy nominalnym pra¬ dzie wejsciowym dla stanu logicznego. „0". Na¬ piecie nasycenia tego tranzystora powinno spel¬ niac warunek napieciowy dla stanu „0" uzywany w technice TTL, który nie jest trudny do spel¬ nienia.

Jak wynika z wykresu (fig. 8), prad Iwe ste¬ rowania potrzebny do otrzymania stanu „1" na wyjsciu Wy ukladu jest wielokrotnie mniejszy w przypadku konwencjonalnego sterowania bramki TTL, przy jednoczesnym zmniejszeniu napiecia sterujacego, co wynika z charakterystyki prze¬ noszenia ukladu (fig. 7). W przypadku- zastosowa¬ nia ukladu do odczytywania sygnalu fotodiody D umieszczonej na przyklad, w przetworniku analo¬ gowo-cyfrowym (fig. 3), w miejsce scalonego ukla¬ du S umieszczono szeregowo polaczone braimki Bi i B2 TTL typu NAND tworzace uklad Schmit- ta, posiadajacy petle sprzezenia zwrotnego w po¬ staci rezystora R2 wlaczonego miedzy wejsciem bramki Bi a wyjsciem bramki B2. W chwili t = ti = 0, gdy fotodioda D jest nieoswietlona, jej prad Id = 0 (fig. 6a), a w punkcie M istnieje napiecie Um (fig. 6b) wymuszone pradem bazy Ibti tranzystora Ti (fig. 6c) wynoszace Um ^ Ibti • Ri gdzie Ri, oznacza rezystor zasilajacy baze tran¬ zystora Ti. Z chwila t > ti wzrasta natezenie oswietlenia i fotodioda D zaczyna przewodzic, a prad bazy Ibti tranzystora Ti zaczyna malec. Nie zmienia to jednak napiecia w punkcie M do chwi¬ li t = t3, w której prad bazy tranzystora Ti ma¬ leje do zera i o zmianie potencjalu w punkcie M decyduje prad Id fotodiody D.

Inaczej przedstawia sie zmiana napiecia w punk¬ cie N. Tranzystor Ti w chwili t = ti = 0 pracuje w nasyceniu, a w chwili t > ti napiecie Un w punkcie N nieznacznie wzrasta (fig. 6di), pomi¬ mo malenia pradu bazy lBTr Ten stan trwa do chwili t = t2, kiedy to tranzystor Ti zaczyna wy¬ chodzic ze stanu nasycenia. Wówczas napiecie Un w punkcie N zaczyna wyraznie wzrastac i z chwi¬ la t = U osiaga wartosc U'N', która powoduje zmiane stanu logicznego w punkcie 0 na wyjsciu ukladu ze stanu „0" na stan „1" (fig. 6e).

Stan logiczny „1" w punkcie 0 trwa do chwili t = t5 w której napiecie w punkcie N osiaga war¬ tosc U"n < U'n, a w punkcie 0 na wyjsciu ukla- 40 45 50 du powstaje stan logiczny „0". Zmiane wspólczyn¬ nika wypelnienia impulsu uzyskuje sie poprzez zmiane wartosci rezystorów R2 lub Ri przy czym — = f (R2) = f(Ri) T gdzie — oznacza wspólczynnik wypelnienia. We T wspomnianym ukladzie mozna dodatkowo zasto¬ sowac kompensacje wplywu temperatury (fig. 4) poprzez zasilanie fotodiody D z ukladu P przesuwajacego poziom napiecia w funkcji tem¬ peratury.

Napiecie odniesienia Uk sterujace ukladem P przesuwania poziomu pobierane jest z wyjscia do¬ datkowej bramki B3 TTL typu NAND, której wej¬ scie jest uziemione. Taki sam efekt kompensacji uzyskac mozna przez polaczenie ukladu P prze¬ suwajacego poziom napiecia z wejsciem dodatko¬ wej bramki B'3 TTL typu NAND. Uklad P prze¬ suwania poziomu napiecia moze stanowic na przy¬ klad dzielnik rezystorowy lub wzmacniacz pradu stalego o odpowiedmiim wzmocnieniu.

Claims (4)

Zastrzezenia patentowe

1. Uklad wzmacniajacy inicjowany malymi sy¬ gnalami umozliwiajacy sterowanie ukladami sca¬ lonymi typu TTL lub DTL, zawierajacy stopien wzmacniajacy zbudowany na tranzystorze pracu¬ jacym w ukladzie wspólnego kolektora, znamien¬ ny tym, ze emiter tranzystora (Ti) jest podlaczo¬ ny do wejscia (Wes) scalonego ukladu (S), tworzac kaskode z wejsciowym tranzystorem (Ta) scalo¬ nego ukladu (S).

2. Uklad wedlug zastrz. 1 znamienny tym, ze stopien wzmacniajacy tworzy polowy tranzystor (Ti), którego zródlo jest podlaczone do wejscia scalonego ukladu (S).

3. Uklad wedlug zastrz. 1, lub 2, znamienny tym, ze emiter tranzystora (Ti) podlaczony jest do wejscia ukladu scalonego skladajacego sie z szeregowo polaczonych logicznych bramek (Bi) i (B2), które tworza uklad Schmitta,

4. Uklad wedlug zastrz. 3, znamienny tym, ze napiecie odniesienia Uk zalezne od zmian tempe¬ ratury pobierane jest z dodatkowej logicznej bram¬ ki (B3). We ES Ti < Fig. i % 9f Fig. 2 M103 534 ~1B^ M R<\\ w fsT > 62 0 Wy 1 %3 ^±Z) M I 1 -i—i s*r 6.1 r^ k/« % 1 Fig. 4 Uwy 1' ~\ Jw_ fig. 7 ,0' Uwe Jm Uwe Fig. 8 Druk: Opolskie Zaklady Graficzne im. Jana Langowskiego w Opolu zam. 1359-80 naklad 120 Cena 45 zl