PL103273B1 - Sposob oraz uklad do cyfrowego wytwarzania sygnalu z roznicowa modulacja fazy - Google Patents

Description

Przedmiotem wynalazku jest sposób wytwarza¬ nia sygnalu z róznicowa modulacja fazy oraz uklad do wytwarzania sygnalu z róznicowa mo¬ dulacja fazy, majacy zastosowanie zwlaszcza do modemów transmisji danych..

Znany z publikacji „PM Data Sets for Serial Transmission at 2000 and 2400 bits per second", CCITT Blue Book, Volume XIII, 1964 strona 470— 480, sposób róznicowy modulacji fazy polega na dzieleniu czestotliwosci ze zmiennym stopniem po¬ dzialu.

Uklad modulatora sklada sie z dwóch szerego¬ wo polaczonych dzielników czestotliwosci przez dwa, z których kazdy jest poprzedzony ukladem sumujacym. Dzielniki dokonuja dzielenia wielo¬ krotnosci fali nosnej, lub podnosnej. Modulacja polega na dodawaniu do ciagów impulsów wej¬ sciowych kazdego dzielnika przez dwa, dodatko¬ wych ciagów impulsów, wytwarzanych na podsta¬ wie przebiegu modulujacego danych opóznionych w czasie wzgledem siebie co najmniej o szybkosci dzialania tych dzielników. Uzyskane skoki fazy wy¬ nosza: +il&0° — jezeli dodanie impulsu nastapilo przed ostatnim dzielnikiem, +90° — jesli przed przedostatnim oraz +270° — jesli dodanie impul¬ sów nastapilo przed ostatnim i przedostatnim dzielnikiem.

Wada opisanego sposobu jest koniecznosc wpro¬ wadzenia opóznien w ciagu impulsów moduluja- cych, oraz koniecznosc eliminacji impulsów szpil¬ kowych powstajacych na wyjsciu modulatora.

Istota sposobu cyfrowego wytwarzania sygnalu z róznicowa modulacja fazy wedlug wynalazku polega na tym, ze do lub z ciagu impulsów be¬ dacych wielokrotnoscia fali nosnej lub podnosnej dodaje lub odejmuje sie, z czestotliwoscia równa szybkosci modulacji, jeden impuls a nastepnie otrzymany ciag impulsów poddaje sie dzieleniu przez dwa, otrzymany skok fazy odpowiednio o +180° lub —180°, przy czym kazde powtórze¬ nie tej operacji, wykonane w tym samym czasie co poprzednia, zmniejsza skok fazy uzyskane przez poprzednie operacje do polowy.

Istota urzadizenia wedlug wynalazku polega na tym, ze wejscie T pierwszego przerzutnika, na które podana jest wielokrotnosc fali nosnej jest polaczone z pierwszym wejsciem pierwszej bram¬ ki NAND, której drugie wejscie jest polaczone z wyjsciem Q tego przerzutnika, a trzecie wej¬ scie pierwszej bramki NAND jest polaczone z wej¬ sciami J i K pierwszego przerzutnika, na które jest podany sygnal sterujacy Uv przy czym wyj¬ scie pierwszej bramki NAND jest polaczone z pierwszym wejsciem drugiej bramki NAND, zas na drugie wejscie tej bramki podany jest sygnal sterujacy U2, ponadto wyjscie tej bramki NAND jest polaczone z wejsciami J, T, K drugiego prze¬ rzutnika oraz z pierwszym wejsciem trzeciej bram¬ ki NAND, drugie wejscie tej bramki polaczone 103 2733 103 273 4 jest z wyjsciem Q drugiego przerzutnika i z pierw¬ szym wejsciem czwartej bramki NAND. Na dru¬ gie wejscie tej bramki podany jest sygnal steru¬ jacy U4, zas jej wyjscie jest polaczone z wejscia¬ mi J i K trzeciego przearzutnika. Wejscie T tego przerzutnika polaczone jest z wyjsciem piatej bram¬ ki NAND, której pierwsze wejscie polaczone jest z wyjsciem trzeciej bramki NAND, zas na dru^ gie wejscie piatej bramki NAND podany jest syg¬ nal sterujacy u3.

Wynalazek zostal objasniony na przykladzie wy¬ konania róznicowego czterowartosciowego modu¬ latora fazy pracujacego z szybkoscia modulacji 1200 bodów na fali nosnej 1800 Hz wedlug naste¬ pujacego kodu modulacyjnego: duobit 00 — skok fazy =+45°, duobit Oil — A — A c?=+!2|2l501, duobit 10 — A (p=H-<3|150, gdzie przez A c? oznaczono skok fazy.

Przyklad wykonania zamieszczony jest na ry¬ sunku, na którym fig. 1 przedstawia schemat blo¬ kowy, a fig. 2 schemat blokowo-ideowy ukladu, zas fig. 3 przebiegi czasowe sygnalów sterujacych ukladem.

Na wejscie T pierwszego przerzutnika 1 podany jest sygnal o czestotliwosci 8 fo równej 14,4 kHz, zas na wejscia J i K sygnal sterujacy Ur Wej¬ scie T i wyjscie Q tego przerzutnika oraz sygnal sterujacy U1 podane sa na wejscia pierwszej bramki NAND 2. Wyjscie pierwszej bramki 2 i sygnal sterujacy U2 podane sa na wejscie drugiej bramki 3, której wyjscie polaczone jest z wejscia¬ mi J, T, K drugiego przerzutnika 4, oraz pierwsze wejscie trzeciej bramki NAND 5. Wyjscie Q dru¬ giego przerzutnika 4 polaczone jest z pierwszym wejsciem trzeciej i czwartej bramki 5 i 6. Na dru¬ gie wejscie czwartej bramki 6 podany jest sygnal sterujacy U4, zas wyjscie tej bramki polaczone jest z wejsciami J i K trzeciego przerzutnika 8. Na wejscie T trzeciego przerzutnika 8 podane jest wejscie piatej bramki NAND 7, na której wejscia podany jest sygnal sterujacy U3 i wyjscie trzeciej bramki 5. Na wyjsciu Q pierwszego przerzutnika 1 otrzymuje sie w momentach narastajacego zbo- czne przebiegi Ul5 skok fazy o —180° w przebie¬ gu o czestotliwosci nosnej 4 fo równej 7,2 kHz.

W pierwszej bramce NAND 2 przebiegi podane na jej wejsciu ulegaja wymnozeniu, które skraca czas trwania jedynek logicznych i umozliwia wy¬ konanie dodania impulsu U2 na drugiej bramce NAND 3.

Impuls sygnalu U2 jest wytwarzany wtedy, gdy uklad sterujacy 9 zdekoduje duobit 00 lub 11 w sygnale danych U5. Z wyjscia drugiej bramki 3 przebieg podawany jest na polaczone wejscia J, T, K drugiego przerzutnika 4. Na wyjsciu Q te¬ go przerzutnika otrzymuje sie w momentach na¬ rastajacego zbocza sygnalu Vv skok fazy 0 — 90° w przypadku duobitu 00 i 11 w przebiegu o czes¬ totliwosci nosnej 2 fo równej 3,6 kHz.

Bramki 5 i 7 pelnia funkcje analogiczna do funkcji bramek 2 i 3. Poprzez wymnozenie na trzeciej bramce 5 przebiegów wejsciowych i wyj¬ sciowych drugiego przerzutnika 4 skrócony zosta¬ je czas trwania jedynek logicznych, co. umozliwia dodanie impulsów sygnalu U3 na bramce 7. Impuls ten wytwarzany jest wtedy, gdy uklad sterujacy 9 zdekoduje duobit 011 lub 11 w sygnale danych U5.

Na czwartej bramce 6 przebieg wyjsciowy z dru¬ giego przerzuitnika 4 mnozony jest z sy^naileim U4.

Dodatni impuls tego sygnalu jest wytwarzany wtedy, gdy uklad sterujacy 9 zdekoduje duobit 11 w sygnale danych U5. Na wyjsciu czwartej bram¬ ki 6 pojawia sie logiczne zero wtedy, gdy duobit 11 wystapi w momencie, gdy drugi przerzutnik 4 jest w stanie logicznej jedynki.

Logiczne zero, podane na wejscia J i K trze¬ ciego przerzutnika 8 powoduje zatrzymanie w po¬ przednim stanie tego przerzutnika, czyli odjecie impulsu. Tak wiec przy wystapieniu duobitu 11 odjecie impulsu nastapi wtedy, gdy drugi prze¬ rzutnik 4 jest w stanie logicznej jedynki, zas do¬ danie impulsu nastapi wtedy, gdy przerzutnik ten jest w stanie logicznego zera. Wykonane operacje przed kolejnymi przerzutnikami dla poszczegól¬ nych duobitów przedstawia tablica.

Tablica Duobit 00 01 11 1 10 Skok fazy :+45° +U35P +1225° +1315° Wykonane operacje przed kolejnymi przerzutnikami odjecie impulsu przed PI i dodanie przed P2 odjecie impulsu przed PI i dodanie przed P3 odjecie impulsu przed PI, dodanie przed P2 i dodanie, lub odjecie przed P3 odjecie impulsu przed PI

Claims (2)

1. Zastrzezenia patentowe 45 i. Sposób cyfrowego wytwarzania sygnalu z róz¬ nicowa modulacja fazy, znamienny tym, ze do lub z ciagu impulsów bedacych wielokrotnoscia fali nosnej lub podnosnej dodaje sie lub odejmuje, z czestotliwoscia równa szybkosci modulacji jeden 50 imipuls, a nastejpnie otrzymany ciag impulsów pod¬ daje sie dzieleniu przez dwa otrzymujac skok fa¬ zy odpowiednio 0 +|180p, lub-^180P, przy czym kazde powtórzenie tej operacji wykonane w tym samym czasie co poprzednia zmniejsza skok fa- 55 zy, uzyskany przez poprzednie operacje do po¬ lowy. 12. Uklad do wytwarzania sygnalu z róznicowa modulacja fazy, zawierajacy dzielnik czestotliwosci skladajacy sie z przerzutnlków typu JK i ukladu 60 bramek logicznych typu NAND, znamienny tym, ze wejscie (T) pierwszego przerzutnika (1), na które podana jest wielokrotnosc fali nosnej, jest pola¬ czone z pierwszym wejsciem pierwszej bramki NAND (2), której drugie wejscie jest polaczone es z wyjsciem (Q) pierwszego przerzutnika (1), a trze- 15 20 25 30 35103 273 cie wejscie pierwszej bramki NAND (2) jest po¬ laczone z wejsciami (J i K) pierwszego przerzut- nika (1) na które jest podany sygnal sterujacy (Ux), przy czym wyjscie pierwszej bramki NAND (2) jest polaczone z pierwszym wejsciem drugiej bram¬ ki NAND (3), zas na drugie wejscie tej bramki podany jest sygnal sterujacy (U2), ponadto wyj¬ scie drugiej bramki NAND (3) polaczone jest z wejsciami (J, T, K) drugiego przerzutnika (4), oraz pierwszym wejsciem trzeciej bramki NAND 10 (5), drugie wejscie tej bramki (5) polaczone jest z wyjsciem (Q) drugiego przerzutnika (4) i z pierw¬ szym wejsciem czwartej bramki NAND (6), a na drugie wejscie tej bramki (6) podany jest sygnal sterujacy (U4), zas wyjscie tej bramki jest polaczo¬ ne z wejsciami (J i K) trzeciego przerzutnika (8), zas na wejscie (T) tego przerzutnika podane jest wyjscie piatej bramki (7), której pierwsze wejscie polaczone jest z wyjsciem trzeciej bramki (5) zas na drugie wejscie piatej bramki (7) podany jest sygnal sterujacy (U3). Jh^Ty^^ rig. i Fig.

2. 8ft JIIIJWUIJTjIJIJTJ^^ u* .r- ~LT "U" ~LT TL 4_TL ng 3