NO890153L

NO890153L - DEVICE FOR DIGITAL SIGNAL TRANSMISSION DETECTION OF DIGITAL SIGNAL TRANSFER.

Info

Publication number: NO890153L
Application number: NO89890153A
Authority: NO
Inventors: Pierre Lopez; Yves Lebret; Alain Gressier
Original assignee: Alcatel Nv
Priority date: 1988-01-15
Filing date: 1989-01-13
Publication date: 1989-07-17
Also published as: FI890167A; EP0324296A1; NO890153D0; FI890167A0

Description

Foreliggende oppfinnelse angår en anordning for å påvise tap av synkronisasjon i en digital signaloverføring. The present invention relates to a device for detecting loss of synchronization in a digital signal transmission.

Ved digital signaloverføring overføres data ved hjelp av symboler som angis i en jevn takt som kalles "klokkefrekvensen". For å tilfredsstille signaloverføringsfordringene, må disse symboler før overføringen utsettes for forskjellige synkroniserte signalbehandlinger (omkastning, koding, modulasjon o.s.v.). Ved mottagelsen av signalene krever dekodingen (og iblant demodulasjonen) at klokken for den overførte signalrekke gjenopprettes. Når den digitale modulasjon er av type 2n faseforskyvningsnøkling (PSK) i 2n kvadraturamplityde-modulasjon (QAM) hvor heltallet n > 1, vil spektrumet for det overførte signal ikke omfatte noen spektrallinje tilsvarende klokkefrekvensen. Visse spesielle behandlingstyper på de mottatte signaler (ikke-lineariteter, overgangspåvisninger, etc.) kan anvendes for å gjenopprette en spektrallinje ved klokkefrekvensen og denne linje kan trekkes ut fra den omgivende støy ved hjelp av et smalbåndsfilter. Denne filtrering utføres vanligvis ved hjelp av en faselåst sløyfe som omfatter en spenningsstyrt oscillator (VCO). Når en sådan sløyfe ikke er synkronisert, vil det på utgangssiden av dens fasekomparator opptre et signal som tilsvarer svevninger mellom frekvensen for VCO og klokkefrekvensen for det mottatte signal (pluss den støy som signalet er omgitt av). Konvensjonelle alarmsystemer vil kunne påvise om - styrespenningen for VCO ligger utenfor sitt normale driftsom-råde , - og/eller det foreligger svevninger på utgangssiden av fasekomparatoren. In digital signal transmission, data is transmitted using symbols that are set at a steady rate called the "clock frequency". In order to satisfy the signal transmission requirements, these symbols must be subjected to various synchronized signal processing (reversal, coding, modulation, etc.) before transmission. When the signals are received, the decoding (and sometimes the demodulation) requires that the clock for the transmitted signal sequence be restored. When the digital modulation is of type 2n phase shift keying (PSK) in 2n quadrature amplitude modulation (QAM) where the integer n > 1, the spectrum for the transmitted signal will not include any spectral line corresponding to the clock frequency. Certain special processing types on the received signals (non-linearities, transition detections, etc.) can be used to restore a spectral line at the clock frequency and this line can be extracted from the surrounding noise by means of a narrowband filter. This filtering is usually performed using a phase-locked loop comprising a voltage-controlled oscillator (VCO). When such a loop is not synchronized, there will appear at the output of its phase comparator a signal corresponding to oscillations between the frequency of the VCO and the clock frequency of the received signal (plus the noise by which the signal is surrounded). Conventional alarm systems will be able to detect whether - the control voltage for the VCO is outside its normal operating range, - and/or there are fluctuations on the output side of the phase comparator.

En sådan anordning lider imidlertid av en alvorlig ulempe, nemlig det forhold at den faselåste sløyfe omfatter et forholdsvis smalbåndet filter for å ta ut den mottatte klokkefrekvens fra den omgivende støy, og når frekvensfor-skjellen mellom VCO og den mottatte klokke blir for stor vil svevningene bli frafiltrert fra filteret og kan således ikke lenger påvises. Det er derfor et formål for foreliggende However, such a device suffers from a serious disadvantage, namely the fact that the phase-locked loop comprises a relatively narrow-band filter to extract the received clock frequency from the surrounding noise, and when the frequency difference between the VCO and the received clock becomes too large, the fluctuations be filtered out of the filter and can thus no longer be detected. It is therefore a purpose for the present

oppfinnelse å overvinne denne ulempe. invention to overcome this disadvantage.

Oppfinnelsen gjelder således en anordning for påvisning av synkronisasjonstap ved digital signaloverføring, og hvis særtrekk i henhold til oppfinnelsen består i at den er anordnet i minst en av to utgangsbaner X og Y fra en koherent demodulator innrettet for demodulasjon i kvadratur med hensyn på to referanseakser og dermed avgi signalrekke i basisbånd i hver av de to signalbaner, og anordningen omfatter: - pulsgeneratorutstyr for å frembringe pulser i samsvar med hver fortegnsforandring i vedkommende signalrekke, - forsinkelseutstyr for å forsinke den således gjenopprettede klokke med det formål å anbringe dens overganger mellom nevnte pulser, og - utstyr for å påvise enhver svikt i synkronisasjonen mellom nevnte pulser og den forsinkede gjenopprettede klokke, idet nevnte utstyr omfatter en bistabil vippe hvis ene inngang er forbundet med utgangen fra pulsgeneratorutstyret, og annen inngang er forbundet med forsinkelseutstyret for forsinkelse av den gjenopprettede klokke. The invention thus relates to a device for detecting loss of synchronization during digital signal transmission, and whose distinctive feature according to the invention consists in that it is arranged in at least one of two output paths X and Y from a coherent demodulator arranged for demodulation in quadrature with respect to two reference axes and thereby emitting signal series in baseband in each of the two signal paths, and the device comprises: - pulse generator equipment for generating pulses in accordance with each sign change in the relevant signal series, - delay equipment for delaying the thus restored clock with the purpose of placing its transitions between said pulses , and - equipment for detecting any failure of the synchronization between said pulses and the delayed restored clock, said equipment comprising a bistable flip-flop whose one input is connected to the output of the pulse generator equipment, and another input is connected to the delay equipment for delaying the restored clock .

Til forskjell fra tidligere kjente anordninger av denne art, vil anordningen i henhold til oppfinnelsen alltid være i stand til å frembringe et alarmsignal når som helst synkronisasjonen går tapt. In contrast to previously known devices of this kind, the device according to the invention will always be able to generate an alarm signal whenever synchronization is lost.

Oppfinnelsens særtrekk og fordeler vil bli nærmere beskrevet i det følgende ved hjelp av et ikke begrensende utførelseeksempel og under henvisning til de vedføyde tegninger, hvorpå: The invention's special features and advantages will be described in more detail in the following with the help of a non-limiting embodiment example and with reference to the attached drawings, after which:

Fig. 1 viser en anordning av tidligere kjent utførelse. Fig. 1 shows a device of previously known design.

Fig. 2 viser anordningen i henhold til oppfinnelsen. Fig. 2 shows the device according to the invention.

Fig. 3 og 4 angir bølgeformer som viser forskjellige signaler som er tatt ut fra forskjellige punkter i den krets som er vist i fig. 2, henholdsvis i det tilfelle når en klokke er gjenopprettet og i det tilfelle ingen gjenopprettet klokke foreligger. Figs. 3 and 4 indicate waveforms showing different signals taken from different points in the circuit shown in Figs. 2, respectively in the case when a clock has been restored and in the case that no restored clock exists.

Fig. 5 og 6 viser en utførelsevariant av oppfinnelsen. Fig. 5 and 6 show an embodiment variant of the invention.

Den tidligere kjente anordning som er vist i fig. 1 omfatter for det første en faselåsende sløyfe 10 bestående av: The previously known device shown in fig. 1 comprises, firstly, a phase-locking loop 10 consisting of:

- en fasekomparator 11, - a phase comparator 11,

- en sløyfeforsterker og et filter 12, - a loop amplifier and a filter 12,

- en spenningsstyrt oscillator 13, - a voltage controlled oscillator 13,

idet den utgang fra oscillatoren 13 som avgir klokkesignalet H er forbundet med den ene av inngangene til fasekomparatoren 11. Den annen inngang til fasekomparatoren 11 er koblet til en utgang fra en summeringskrets 16 med to innganger forbundet med hver sin signalbane X og Y. in that the output from the oscillator 13 which emits the clock signal H is connected to one of the inputs to the phase comparator 11. The other input to the phase comparator 11 is connected to an output from a summing circuit 16 with two inputs connected to each signal path X and Y.

Denne tidligere kjente anordning omfatter også en alarmkrets 17 som mottar en styrespenning som tas ut fra utgangen for sløyfeforsterkeren'12 og som omfatter: - to forsterkere 18 og 19 med to innganger felles og to øvrige innganger som ikke er felles, og henholdsvis er koblet til en høy signalterskel SH og en lav signalterskel SB, mens utgangene fra forsterkerne er koblet til hver sin inngang for en første eksklusiv ELLER-port 20, - en svevningsdetektor 21, idet utgangene for henholdsvis den første eksklusive ELLER-port 20 og svevningsdetektoren 21 er forbundet med hver sin inngang for en annen eksklusiv ELLER-PORT 22, hvis utgang kan avgi et alarmsignal Vs. This previously known device also comprises an alarm circuit 17 which receives a control voltage which is taken from the output of the loop amplifier'12 and which comprises: - two amplifiers 18 and 19 with two common inputs and two other inputs which are not common, and are respectively connected to a high signal threshold SH and a low signal threshold SB, while the outputs of the amplifiers are each connected to a separate input for a first exclusive OR gate 20, - a drift detector 21, the outputs of the first exclusive OR gate 20 and the drift detector 21 being respectively connected with each input for another exclusive OR-PORT 22, whose output can emit an alarm signal Vs.

Når imidlertid ved en sådan krets forskjellen mellom frekvensen for VCO og frekvensen for den mottatte klokke er for stor, vil svevningene mellom klokkefrekvensen og VCO-frekvensen ikke lenger kunne påvises. However, when in such a circuit the difference between the frequency of the VCO and the frequency of the received clock is too large, the fluctuations between the clock frequency and the VCO frequency will no longer be detectable.

Den krets i henhold til oppfinnelsen som er vist i fig. 2 omfatter i serie med minst en av to signalbaner X og Y: The circuit according to the invention shown in fig. 2 comprises in series with at least one of two signal paths X and Y:

- en pulsgeneratorkrets 23, - a pulse generator circuit 23,

- en bistabil vippe 24, - a bistable rocker 24,

- en integratorkrets 25, og - an integrator circuit 25, and

- en komparator 26. - a comparator 26.

Utgangen fra pulsgeneratorkretsen 23 er koblet til inngangen for den bistabile vippe 24, f.eks. D-inngangen for en bistabil vippe av D-type med sin Q-utgang f.eks. koblet til integratorkretsen 25, som f.eks. utgjøres av en motstand R]_ og en kapasitans C]_. The output of the pulse generator circuit 23 is connected to the input of the bistable flip-flop 24, e.g. The D input for a D-type bistable flip-flop with its Q output e.g. connected to the integrator circuit 25, which e.g. consists of a resistance R]_ and a capacitance C]_.

Anordningen i henhold til oppfinnelsen omfatter også en forsinkelsekrets 27 hvis inngang er koblet for å motta det gjenopprettede klokkesignal og hvis inngang er forbundet med klokkeinngangen for den bistabile vippe 24. The device according to the invention also comprises a delay circuit 27 whose input is connected to receive the restored clock signal and whose input is connected to the clock input of the bistable flip-flop 24.

Pulsgeneratorkretsen 23 kan utgjøres av en forsterker 28 hvis utgang på den ene side er forbundet med en første inngang for en eksklusiv ELLER-port 29 og for det annet er tilsluttet en forsinkelsekrets 30, hvis utgang er koblet til den annen inngang for den eksklusive ELLER-port 29. The pulse generator circuit 23 can be constituted by an amplifier 28 whose output is connected on the one hand to a first input for an exclusive OR gate 29 and on the other hand is connected to a delay circuit 30, whose output is connected to the second input for the exclusive OR port 29.

Fig. 3 og 4 viser signaler som oppnås i forskjellige punkter A, B, C og D i den viste krets i fig. 2. Signalene C og D i Figs. 3 and 4 show signals obtained at various points A, B, C and D in the circuit shown in Figs. 2. Signals C and D i

fig. 3 tilsvarer de oppnådde signaler i punktene C og D når klokken er gjenopprettet, mens signalene C og D i fig. 4 tilsvarer de foreliggende signaler i punktene C og D når klokken ikke er gjenopprettet. fig. 3 correspond to the obtained signals at points C and D when the clock is restored, while the signals C and D in fig. 4 corresponds to the present signals in points C and D when the clock has not been restored.

De pulser som oppnås i punkt B tilsvarer de stigende og fallende flanker av inngangssignalet Ve (punkt A). The pulses obtained at point B correspond to the rising and falling edges of the input signal Ve (point A).

Hvis klokken er korrekt gjenopprettet vil det forsinkede klokkesignal (punkt C) ha sine overganger mellom disse pulser. Utgangssignalet fra den bistabile vippe 24 (punkt D) er da 0, og som en følge av dette er alarmutgangssignalet Vs også 0. Hvis imidlertid klokkesignalet ikke er korrekt gjenopprettet, vil den stigende flanke av den forsinkede klokke (punkt C) ikke alltid opptre mellom to pulser (punkt B), og som en følge av dette vil det opptre pulser fra Q-utgangen for den bistabile vippe (punkt D), og middelverdien av disse pulser sammenlignes med en terskelverdi S for å frembringe et alarmsignal Vs når nevnte middelverdi overskrider terskelverdien. If the clock is correctly restored, the delayed clock signal (point C) will have its transitions between these pulses. The output signal from the bistable flip-flop 24 (point D) is then 0, and as a consequence the alarm output signal Vs is also 0. However, if the clock signal is not correctly restored, the rising edge of the delayed clock (point C) will not always occur between two pulses (point B), and as a result, pulses will appear from the Q output of the bistable flip-flop (point D), and the mean value of these pulses is compared with a threshold value S to generate an alarm signal Vs when said mean value exceeds the threshold value.

Etter klokking gjennom den bistabile vippe med klokken korrekt gjenopprettet, opptrer således et likestrømssignal med konstant logisk nivå lik 0 eller 1, alt ettersom Q-utgangen eller Q-utgangen anvendes. Thus, after clocking through the bistable flip-flop with the clock correctly restored, a DC signal appears with a constant logic level equal to 0 or 1, depending on whether the Q output or the Q output is used.

Når imidlertid klokken ikke er gjenopprettet vil det i motsetning til dette ikke foreligge noen synkronisering mellom de frembragte pulser og VCO-klokken, således at et tilfeldig signal opptrer etter klokkingen gjennom den bistabile vippe, og nevnte signal vil da ha en middelverdi som er forskjellig fra dets verdi når klokken er korrekt synkronisert. However, when the clock is not restored, in contrast to this, there will be no synchronization between the generated pulses and the VCO clock, so that a random signal appears after the clocking through the bistable flip-flop, and said signal will then have a mean value that is different from its value when the clock is correctly synchronized.

Anordningen i henhold til oppfinnelsen gjør det således lett å påvise svevninger, uavhengig av svevningsfrekvensen. Dette er basert på en korrelasjon mellom signalet og den gjenopprettede klokke. Koherent demodulasjon langs to akser i kvadratur frembringer to basisbåndsignalrekker som betegnes X og Y, og disse signalrekker behandles for å frembringe pulser ved hver fortegnsforandring i hvilken som helst av signalbanene X og Y, slik som vist for en av signalbanene i fig. 2. Når klokken er korrekt gjenopprettet vil pulsene bli frembragt synkront med klokken og en passende faseforskyvning vil da gjøre det mulig å benytte den gjenopprettede klokke for å klokke disse pulser gjennom den bistabile vippe. The device according to the invention thus makes it easy to detect oscillations, regardless of the oscillation frequency. This is based on a correlation between the signal and the recovered clock. Coherent demodulation along two axes in quadrature produces two baseband signal trains designated X and Y, and these signal trains are processed to produce pulses at each sign change in any of the signal paths X and Y, as shown for one of the signal paths in fig. 2. When the clock is correctly restored, the pulses will be generated synchronously with the clock and a suitable phase shift will then make it possible to use the restored clock to clock these pulses through the bistable flip-flop.

I en viss utførelse forskyver forsinkelsekretsen 27 klokkesignalet H med omkring halvparten av en bit-tid (klokkeperiode), mens de avgitte pulser fra kretsen 23 har en varighet som er kortere enn halvparten av en bit tid. Hvis f.eks. en klokke H har en frekvens på 17 MHz, vil halvparten av en bit-tid være lik 30 nanosekunder. Fig. 5 og 6 viser en utførelsevariant av oppfinnelsegjen-st anden. Fig. 5 viser en faselåsende sløyfe med en referansesignalinngang 41 og en alarmkrets 50 for å tilkjennegi synkronisasjonstap. In a certain embodiment, the delay circuit 27 shifts the clock signal H by about half of a bit time (clock period), while the transmitted pulses from the circuit 23 have a duration that is shorter than half of a bit time. If e.g. a clock H has a frequency of 17 MHz, half of a bit time will be equal to 30 nanoseconds. Fig. 5 and 6 show an embodiment variant of the object of the invention. Fig. 5 shows a phase-locked loop with a reference signal input 41 and an alarm circuit 50 to indicate loss of synchronization.

Den faselåsende sløyfe 40 har en referansesignalinngang 41 som mottar et signal R som utgjøres av en sekvens av periodiske pulser, idet sløyfen er beregnet på å låses til frekvensen til disse pulser. Sløyfen omfatter da en spenningsstyrt oscillator 42 som frembringer et rektangulært klokkesignal F ved den dobbelte frekvens av pulsene i det signal R som påtrykkes sløyfens referanseinngang 41, en frekvenshalveringskrets 43 tilkoblet utgangen fra VCO 42 og innrettet for å avgi et klokkesignal H med samme frekvens som pulsfrekvensen for det signal R som påtrykkes referanseinngangen 41, en fasekomparator 44 med en inngang som mottar pulsene i det signal R som tilføres referansesignalinngangen 41 samt med en annen inngang som mottar et målesignal som utgjøres av det rektangulære klokkesignal H som avgis fra frekvenshalveringskretsen 43, således at fasekomparatoren avgir et faseawiksignal på sin utgangsside, samt et lavpassfilter 45 koblet mellom utgangen fra fasekomparatoren 44 og en frekvensinnstillende inngang for VCO 42, således at det faseawiksignal som avgis fra fasekomparatoren' 42 omformes til en spenning for innstilling av frekvensen for VCO 42. The phase-locking loop 40 has a reference signal input 41 which receives a signal R which consists of a sequence of periodic pulses, the loop being calculated to be locked to the frequency of these pulses. The loop then comprises a voltage-controlled oscillator 42 which produces a rectangular clock signal F at twice the frequency of the pulses in the signal R applied to the loop's reference input 41, a frequency halving circuit 43 connected to the output of the VCO 42 and arranged to emit a clock signal H with the same frequency as the pulse frequency for the signal R that is applied to the reference input 41, a phase comparator 44 with an input that receives the pulses in the signal R that is supplied to the reference signal input 41 and with another input that receives a measurement signal that is made up of the rectangular clock signal H that is emitted from the frequency halving circuit 43, so that the phase comparator emits a phase deviation signal on its output side, as well as a low-pass filter 45 connected between the output of the phase comparator 44 and a frequency setting input for the VCO 42, so that the phase deviation signal emitted from the phase comparator' 42 is transformed into a voltage for setting the frequency for the VCO 42.

Denne faselåsende sløyfe er av vanlig utførelse og dens virkemåte vil derfor ikke bli nærmere beskrevet. Når det er synkronisert, vil det rektangulære klokkesignal H som avgis fra frekvenshalveringskretsen 43 og påtrykkes en av inngangene til fasekomparatoren 44 være synkront med den periodiske puls-sekvens i det signal R som påtrykkes referansesignalinngangen 41, samt ha en stigende flanke som er innstilt midt mellom pulsene i signalet R. Når fasesynkronisasjonen går tapt, vil imidlertid pulsene i signalet R opptre i vilkårlig posisjon i forhold til perioden av det rektangulære klokkesignal H. This phase-locking loop is of ordinary design and its mode of operation will therefore not be described in more detail. When synchronized, the rectangular clock signal H emitted from the frequency halving circuit 43 and applied to one of the inputs of the phase comparator 44 will be synchronous with the periodic pulse sequence in the signal R applied to the reference signal input 41, as well as having a rising edge that is set midway between the pulses in the signal R. When the phase synchronization is lost, however, the pulses in the signal R will appear in arbitrary position relative to the period of the rectangular clock signal H.

Alarmkretsen 50 for tap av synkronisasjon omfatter en første forsinkelsekrets 51 fulgt av en samplingskrets 52, en integratorkrets 5 3 og en terskelkomparatorkrets 54. The alarm circuit 50 for loss of synchronization comprises a first delay circuit 51 followed by a sampling circuit 52, an integrator circuit 53 and a threshold comparator circuit 54.

Den faste forsinkelsekrets 51 omfatter et register 240 av D-type, samt to logiske NELLER-porter 241 og 242. Registeret 240 av D-type mottar det rektangulære klokkesignal H på sin datainngang D fra utgangssiden av frekvenshalveringskretsen 43 i den faselåsende sløyfe 40, mens det mottar det rektangulære klokkesignal F på sin klokkeinngang CK som er koblet til utgangen for VCO 42 i den faselåsende sløyfe 40. Den veksler på stigende overganger i sitt klokkesignal og avgir et rektangulært klokkesignal H' på sin komplementære utgang q", idet nevnte signal H' har samme form som det rektangulære klokkesignal H, men er forsinket i forhold til dette med tre fjerdedeler av signalperioden samt den tid som er påkrevet for veksling. Når den faselåsende sløyfe 40 er låst, vil denne forsinkelse på tre fjerdedeler av signalperioden (bortsett fra vekslingssiden) tjene til å sentrere de første halvperioder av det rektangulære klokkesignal H<1>på pulsene i det signal R som påtrykkes referansesignalinngangen 41 for den faselåsende sløyfe 40. The fixed delay circuit 51 comprises a D-type register 240, as well as two logical NOR gates 241 and 242. The D-type register 240 receives the rectangular clock signal H on its data input D from the output side of the frequency halving circuit 43 in the phase-locking loop 40, while it receives the rectangular clock signal F on its clock input CK which is connected to the output of the VCO 42 in the phase-locking loop 40. It alternates on rising transitions in its clock signal and outputs a rectangular clock signal H' on its complementary output q", said signal H ' has the same form as the rectangular clock signal H, but is delayed relative to this by three-quarters of the signal period plus the time required for switching. When the phase-locking loop 40 is locked, this delay of three-quarters of the signal period (except for switching side) serve to center the first half periods of the rectangular clock signal H<1> on the pulses of the signal R which is applied to the reference signal input gene 41 for the phase-locking loop 40.

Hver av NELLER-portene 241 og 242 er koblet som en inverterende forsterker. De er da koblet i kaskade til referansesignalinngangen 41 for den faselåsende sløyfe 40 og tjener til å frembringe et pulssignal R<1>med samme form som pulssignalet R, men hvor pulsene er forsinket en periode i forhold til vekslingstiden for registeret 240 av D-typen, hvilket innebærer at pulsene R' er nøyaktig sentrert midt i de første halvperioder av det rektangulære klokkesignal H' når den faselåsende sløyfe er synkronisert. Each of the NELLER gates 241 and 242 is connected as an inverting amplifier. They are then connected in cascade to the reference signal input 41 of the phase-locking loop 40 and serve to produce a pulse signal R<1> with the same form as the pulse signal R, but where the pulses are delayed by a period in relation to the switching time of the D-type register 240 , which means that the pulses R' are exactly centered in the middle of the first half-periods of the rectangular clock signal H' when the phase-locking loop is synchronized.

Samplingskretsen 52 utgjøres av et register 250 av D-type og som mottar det rektangulære signal H' på sin datainngang D som er koblet til den komplementære utgang Q for registeret 240 av D-type i den faste forsinkelsekrets 51, samt mottar pulsene i signalet R' på sin klokkeinngang som er forbundet med utgangen for den logiske NELLER-port 242 i den faste forsinkelsekrets 51. The sampling circuit 52 consists of a D-type register 250 and which receives the rectangular signal H' on its data input D which is connected to the complementary output Q of the D-type register 240 in the fixed delay circuit 51, and also receives the pulses in the signal R ' on its clock input which is connected to the output of the logical NOR gate 242 of the fixed delay circuit 51.

Når den faselåsende sløyfe 40 er synkronisert, vil registeret 250 av D-type opprettholde sin ikke-komplementære utgang A på logisk enernivå, da den sampler det rektangulære klokkesignal H' i midtpunktene av sine første halvperioder, mens nevnte signal befinner seg på logisk enernivå. Så lenge den faselåsende sløyfe 40 er synkronisert, vil også pulssignalet R og det rektangulære klokkesignal H være synkronisert, og den forsinkede versjon R' av pulssignalet R vil ha sine pulser sentrert i de første halvperioder av den forsinkede versjon H' av det rektangulære klokkesignal H. When the phase-locked loop 40 is synchronized, the D-type register 250 will maintain its non-complementary output A at the logic one level, as it samples the rectangular clock signal H' at the midpoints of its first half periods, while said signal is at the logic one level. As long as the phase-locking loop 40 is synchronized, the pulse signal R and the rectangular clock signal H will also be synchronized, and the delayed version R' of the pulse signal R will have its pulses centered in the first half periods of the delayed version H' of the rectangular clock signal H .

Når den faselåsende sløyfe 40 ikke er synkronisert, vil den ikke-komplementære Q-utgang for registeret 250 av D-type anta logisk signalnivå 0 og logisk signalnivå 1 med like stor sannsynlighet, da den vil sample det rektangulære klokkesignal H<1>i vilkårlige punkter, idet pulssignalet R og klokkesignalet H ikke er i synkronisme, og således heller ikke deres forsinkede signalversjoner R' og H'. When the phase-locked loop 40 is not synchronized, the non-complementary Q output of the D-type register 250 will assume logic signal level 0 and logic signal level 1 with equal probability, as it will sample the rectangular clock signal H<1> in arbitrary points, since the pulse signal R and the clock signal H are not in synchronism, and thus neither are their delayed signal versions R' and H'.

Integratorkretsen 5 3 har en tidskonstant som er lang sammenlignet med perioden for det rektangulære klokkesignal H eller H'. Den utgjøres av et lavpassfilter som omfatter en seriemotstand 260 og en parallellkapasitans 261. Når den faselåste sløyfe 40 er synkronisert, lades kapasitansen 261 opp til en spenningsverdi VI tilsvarende et logisk nivå 1 på den ikke-komplementære utgang Q for registeret 250 av D-typen. Når den faselåsende sløyfe 40 ikke er synkronisert, vil kapasitansen 261 lades til en midlere spenningsverdi Vm som ligger halvveis mellom spenningsverdien VI og en spenningsverdi V0 som tilsvarer et logisk nivå 0 på den ikke-komplementære utgang Q fra registeret 252 av D-typen og som da befinner seg på et lavere logisk nivå enn spenningen VI, idet en positiv logisk konvensjon anvendes. Terskelspenningskretsen frembringer et alarmsignal som angir tap av synkronisering ved å sammenligne verdien av spenningen over klemmene for kapasitansen 261 med en terskelspenning Vs som er valgt til å ligge over spenningsverdien VI og den midlere spenningsverdi Vm. Denne krets omfatter en differen-sialforsterker 27 0 med sin inverterende inngang koblet til utgangen fra integratorkretsen 52 og med sin ikke-inverterende inngang forbundet med jord over en motstand 251 og en forspen-ning +V over en motstand 272, samt sin utgang koblet til jord ved hjelp av en parallellkoblet motstand 27 3 og en kapasitans 274. Motstandsverdiene for motstandene 271 og 272 som utgjør en spenningsdelende motstandsbro er valgt slik at de forspenner den ikke-inverterende inngang for differensialforsterkeren 270 til den valgte terskelspenning Vs som ligger mellom spenningsverdien VI og middelspenningsverdien Vm. The integrator circuit 5 3 has a time constant which is long compared to the period of the rectangular clock signal H or H'. It is constituted by a low-pass filter comprising a series resistance 260 and a parallel capacitance 261. When the phase-locked loop 40 is synchronized, the capacitance 261 is charged up to a voltage value VI corresponding to a logic level 1 on the non-complementary output Q of the D-type register 250 . When the phase-locking loop 40 is not synchronized, the capacitance 261 will be charged to an average voltage value Vm which lies halfway between the voltage value VI and a voltage value V0 corresponding to a logic level 0 on the non-complementary output Q of the D-type register 252 and which then is at a lower logic level than the voltage VI, as a positive logic convention is used. The threshold voltage circuit produces an alarm signal indicating loss of synchronization by comparing the value of the voltage across the terminals of the capacitance 261 with a threshold voltage Vs selected to lie above the voltage value VI and the mean voltage value Vm. This circuit comprises a differential amplifier 270 with its inverting input connected to the output of the integrator circuit 52 and with its non-inverting input connected to ground across a resistor 251 and a bias voltage +V across a resistor 272, as well as its output connected to ground by means of a parallel-connected resistor 27 3 and a capacitance 274. The resistance values of the resistors 271 and 272 forming a voltage dividing resistor bridge are selected so as to bias the non-inverting input of the differential amplifier 270 to the selected threshold voltage Vs which lies between the voltage value VI and the medium voltage value Vm.

Når den faselåste sløyfe 40 er synkronisert avgir differensialforsterkeren 270 null utgangsspenning, da dens inverterende utgang mottar en spenningsverdi lik VI eller nær denne verdi hvis pulssignalet R er utsatt for støydirring. Denne spenning er imidlertid større enn den terskelverdi Vs som påtrykkes forsterkerens ikke-inverterende inngang. I det tilfelle den faselåsende sløyfe 40 ikke er synkronisert, antar utgangsspen-ningen fra differensialforsterkeren 240 en positiv verdi +V, da den inverterende inngang for forsterkeren mottar den midlere spenningsverdi Vm som er mindre enn terskelspenningsverdien Vs. When the phase-locked loop 40 is synchronized, the differential amplifier 270 emits zero output voltage, as its inverting output receives a voltage value equal to VI or close to this value if the pulse signal R is subject to noise jitter. However, this voltage is greater than the threshold value Vs applied to the amplifier's non-inverting input. In the event that the phase-locking loop 40 is not synchronized, the output voltage from the differential amplifier 240 assumes a positive value +V, as the inverting input for the amplifier receives the mean voltage value Vm which is less than the threshold voltage value Vs.

Fig. 6 omfatter bølgeformskisser som viser bølgeformene for de forskjellige signaler i alarmkretsen for synkronisasjonstap, som en funksjon av tiden. Bølgeformen a viser det rektangulære klokkesignal H som avgis fra frekvensdeleren 43 i den faselåsende sløyfe 40. Bølgeformen b viser det rektangulære klokkesignal F med dobbelt frekvens og som er tilgjengelig på utgangssiden av VCO 42 i den faselåsende sløyfe. Kurven c viser den forsinkede versjon H' av det rektangulære klokkesignal som er vist ved kurveform a etter at det har passert gjennom den faste forsinkelsekrets 51. Kurven d viser pulssignalet R som påtrykkes referansesignalinngangen 41 for den faselåsende sløyfe 40, og g angir den forsinkede versjon R' av det viste pulssignal ved d etter at det har passert den faste forsinkelsekrets 51. Stiplede linjer viser posi-sjonsspredningen av pulsene i nærvær av støy. Fig. 6 comprises waveform sketches showing the waveforms of the various signals in the loss of synchronization alarm circuit as a function of time. Waveform a shows the rectangular clock signal H which is emitted from the frequency divider 43 in the phase-locking loop 40. Waveform b shows the rectangular clock signal F with double frequency and which is available at the output side of the VCO 42 in the phase-locking loop. Curve c shows the delayed version H' of the rectangular clock signal shown by waveform a after it has passed through the fixed delay circuit 51. Curve d shows the pulse signal R applied to the reference signal input 41 of the phase-locking loop 40, and g indicates the delayed version R' of the shown pulse signal at d after it has passed the fixed delay circuit 51. Dotted lines show the positional spread of the pulses in the presence of noise.

Uten å overskrive oppfinnelsens ramme er det mulig å modifisere de forskjellige angitte arrangementer eller å erstatte forskjellig utstyr med tilsvarende midler som har samme arbeids funksj on. Without overwriting the scope of the invention, it is possible to modify the different specified arrangements or to replace different equipment with corresponding means that have the same work function.

Claims

1. Device for detecting loss of synchronization during digital signal transmission, characterized in that the device is arranged in at least one of two output signal paths X and Y from a coherent demodulator arranged for demodulation in quadrature with regard to two reference axes, and thus emits a series of baseband signals in each of the two signal paths, and includes: - pulse generator equipment (23 ) to generate pulses in accordance with each change of sign in the relevant signal sequence, - delay equipment (27) to delay the thus restored clock (H) for the purpose of placing its transitions between said pulses, and - equipment to detect any failure of synchronization between said pulses and the delayed restored clock, said equipment comprising a bistable flip-flop (24) whose one input is connected to the output of the pulse generator equipment (23) and another input is connected to the delay equipment for delaying the restored clock.

2. Device as stated in claim 1, characterized in that the bistable flip-flop (24) is followed by an integrator circuit (25) and a threshold comparator circuit (26) with respect to a threshold (S).

3. Device as specified in claim 1 or 2, characterized in that the rocker (24) is a bistable D-type rocker.

4. Device as stated in one of the preceding claims, characterized in that the delay device (27) for the clock delay is arranged to shift the clock by half of a bit time.

5. Device as specified in one of the preceding claims, characterized in that the pulse generator equipment (23) is designed to emit pulses with a shorter duration than half of a bit time.

6. Device as set forth in claim 1, characterized in that it comprises a voltage-controlled oscillator (42), a phase comparator (44) with an input connected to receive a reference signal (R) consisting of pulses that are repeated at a frequency that the loop must see is clocked to, as well as another input connected to receive a measurement signal which is constituted by a rectangular clock signal (H) derived from the voltage-filled oscillator (42), as well as a low-pass filter (45) connected between the output of the phase comparator (44) and a control input for the voltage-controlled oscillator, fixed delay equipment (51) being arranged to act on the reference signal (R) and on the measurement signal (H) as well as to produce delayed versions (R', H') of these signals, in such a way that when the phase-locking loop is synchronized, the reference signal pulses will be centered in the middle of a half-period of the rectangular measuring signal, - sampling equipment (52) arranged to sample the delayed version (H') of the rectangular measuring signal which is brought by the fixed delay equipment (51) at the moments when the pulses appear in the delayed reference signal (R') produced by the fixed delay equipment, - integrator equipment (53) arranged to integrate the signal samples emitted by the sampling equipment (52) over a time interval which is long compared to the period of the measurement signal (H), and - threshold comparator equipment (54) arranged to compare the signal level produced by the integrator equipment (53) with a decision threshold (Vs), and in reaction to this comparison, possibly to issue a alarm signal about lost synchronization.

7. Device as stated in claim 6, characterized in that a phase-locking loop (40) comprises a frequency halving circuit (43) which is connected between the voltage-controlled oscillator (42) and the phase comparator (44), and which is arranged to emit the measurement signal (H) from a rectangular clock signal (F) with twice the frequency produced by the voltage-filled oscillator (42), the fixed delay device (51) comprising a D-type register (240) and arranged to receive the measurement signal (H) on its data input and the rectangular clock signal (F) with double frequency on its clock signal, as well as emit on its output side the delayed version (H<1>) of the measurement signal (H).

8. Device as stated in claim 6, characterized in that the sampling equipment (52) comprises a D-type shift register (250) and which is arranged to receive the delayed version (H<1>) of the rectangular measurement signal emitted from the fixed delay device (51) on its data input, as well as the delayed version (R<1>) of the reference signal (R) produced by the fixed delay device (51) on its clock input.