NO872312L

NO872312L - NIVAALAAS CIRCLE FOR FLERNIVAAS DATA BUS FOR INTEGRATED CMOS TYPE CIRCUITS.

Info

Publication number: NO872312L
Application number: NO872312A
Authority: NO
Inventors: Richard Carl Warner
Original assignee: Singer Co
Priority date: 1987-02-27
Filing date: 1987-06-02
Publication date: 1988-08-29
Also published as: JPS63215219A; IL82756A0; NO872312D0

Description

Foreliggende oppfinnelse angår databusslinjer og nær-mere bestemt en nivålåsekrets eller holdekrets for å låse en tre-, nivås CMOS-busslinje til det nivå som linjen sist ble lagt til. The present invention relates to data bus lines and, more specifically, a level locking circuit or holding circuit for locking a three-level CMOS bus line to the level to which the line was last added.

En databuss i et CMOS-system består vanligvis av en rekke busslinjer. Et større antall tilknyttede enheter kan for-bindes til hver enkelt av disse busslinjer, og disse enheter kan ha utganger som kan være lagt til ett av tre mulige nivåer, gjerne kalt statuser. Det første nivå eller den første status forefinnes når enhetens utgang danner en lavimpedanset strømvei for den av spenningstilførselslinjene som ligger lavest (vanligvis kretsens jordforbindelse), og denne tilstand angis gjerne som status logisk "0". Enhetens utgang sies å være i sin andre status dersom denne utgang fremviser en slik impedans overfor øvrige tilknyttede enheter til samme busslinje at denne utgang tilsynelatende ikke eksisterer. Den tredje mulige status er når enhetens utgang er forbundet via en strømvei med lav impedans til den av spenningstilførselslinjene som har høyest spenning, A data bus in a CMOS system usually consists of a number of bus lines. A larger number of connected devices can be connected to each of these bus lines, and these devices can have outputs that can be added to one of three possible levels, usually called statuses. The first level or state occurs when the device's output forms a low-impedance current path for the lowest of the voltage supply lines (usually the circuit's ground connection), and this state is often designated as state logic "0". The device's output is said to be in its second status if this output exhibits such an impedance towards other connected devices to the same bus line that this output apparently does not exist. The third possible state is when the device's output is connected via a low-impedance current path to the highest voltage supply line,

og denne tilstand angis vanligvis som status logisk "1".and this condition is usually indicated as status logic "1".

En busslinje for integrerte kretser av CMOS-typen,A bus line for integrated circuits of the CMOS type,

her kalt CMOS-busslinje er vanligvis tilknyttet flere bufferdrivenheter som kan endre nivået på databusslinjen til én av de mulige to lavimpedansede nivåer logisk "0" eller "1". Hvis en busslinje ikke drives av noen av de tilknyttede bufferdrivenheter over en viss tidsperiode vil linjen drive fra den ene fastlagte logiske status mot den andre på grunn av tilknyttet kapasitans og lekkasjer til jord og/eller den positive spennings-tilførsel. Hvis busslinjen ikke holdes låst til enten den positive eller negative strømtilførselslinje, dvs. V33eller Vss vil linjen til slutt kunne drive inn i et område som ligger mellom 30 - 70% av differansen V^ — Vgg, den såkalte "forbudte sone". here called CMOS bus line is usually associated with several buffer drivers that can change the level of the data bus line to one of the possible two low-impedance levels logic "0" or "1". If a bus line is not driven by any of the associated buffer drive units over a certain period of time, the line will drift from one fixed logic state to the other due to associated capacitance and leakages to ground and/or the positive voltage supply. If the bus line is not kept locked to either the positive or negative power supply line, i.e. V33 or Vss, the line will eventually drift into an area between 30 - 70% of the difference V^ — Vgg, the so-called "forbidden zone".

I denne spenningssone forekommer det at både inngangstransistorene av P- og N-kanaltypen i en CMOS-krets tilkoblet bussen leder samtidig når databusslinjen spenningsmessig svever mellom disse to spenningsnivåer. Dette fører til utilsiktede over-strømmer gjennom inngangstransistorene som er koblet til busslinjen og disse kan da overopphetes. En konvensjonell måte for å møte dette problem er å koble en forbindelsesmotstand mellom bussen og den positive eller den negative spenningstilførsel, In this voltage zone, it occurs that both the input transistors of the P- and N-channel type in a CMOS circuit connected to the bus conduct at the same time when the data bus line voltage-wise hovers between these two voltage levels. This leads to unintended over-currents through the input transistors which are connected to the bus line and these can then overheat. A conventional way of dealing with this problem is to connect a connecting resistor between the bus and the positive or the negative voltage supply,

men dette kan forårsake at linjen passerer den forbudte sonebut this may cause the line to cross the forbidden zone

for langsomt, at det innføres uønskede effekttap, og databussen kan hindres i å nå helt en av tilførselsspenningene. too slowly, that unwanted power losses are introduced, and the data bus can be prevented from fully reaching one of the supply voltages.

Foreliggende oppfinnelse tar sikte på å unngå disse nevnte problemer ved å benytte en kombinasjon av en ikke inverterende port og en tilbakekoblingsmotstand for å holde en databusslinje til den siste aktuelle status til hvilken busslinjen ble satt av en aktiv drivenhet. Det er videre tatt sikte på at CMOS-kretser med standardiserte innganger og høyimpedansede utganger skal kunne benyttes til erstatning for kombinasjonen ikke inverterende port og tilbakekoblingsmotstand. The present invention aims to avoid these mentioned problems by using a combination of a non-inverting gate and a feedback resistor to hold a data bus line to the last relevant state to which the bus line was set by an active drive unit. It is also intended that CMOS circuits with standardized inputs and high-impedance outputs can be used to replace the combination of non-inverting gate and feedback resistor.

Det er således et formål for den foreliggende oppfinnelse å kunne tilby en konkret krets som eliminerer de nevnte uønskede fenomener når det benyttes en tilknyttet spen-ningsbestemmende motstand. It is thus an aim of the present invention to be able to offer a concrete circuit which eliminates the aforementioned unwanted phenomena when an associated voltage-determining resistor is used.

Det er et ytterligere formål med den foreliggende oppfinnelse å tilveiebringe en aktiv holdekrets for en databusslinje hvor det forekommer strømtrekk kun under omkoblingen mellom de to nivåer som spenningstilførselslinjene tilsier. It is a further object of the present invention to provide an active holding circuit for a data bus line where current draw occurs only during the switching between the two levels that the voltage supply lines dictate.

Det er nok et formål med oppfinnelsen å presentere en holdekrets for en databusslinje hvor denne låses til det spenningsnivå som linjen sist ble lagt ved. Another purpose of the invention is to present a holding circuit for a data bus line where this is locked to the voltage level at which the line was last connected.

Disse formål og fordeler ved den foreliggende oppfinnelse vil lettere tilkjennegis og oppfinnelsen selv vil bedre forstås ut fra den etterfølgende beskrivelse av et utførelses-eksempel i forbindelse med de ledsagende tegninger, hvor fig. 1 skjematisk viser den kjente og vanlige måte å holde en databusslinje spenningsmessig nede på et ønsket nivå, fig. 2 viser et strømstøt som kan forårsake overoppheting av enheter som er tilknyttet databusslinjen når denne spenningsmessig svever i eller passerer den såkalte "forbudte sone", fig. 3 viser en CMOS-busslinje med tilknyttede drivenheter, kretser som regi-strerer busslinjens status og nivålåsekretsen eller holde-kretsen i samsvar med den foreliggende oppfinnelse, fig. 4 viser et tids- og strømflytdiagram som er representativt for den foreliggende oppfinnelse, og fig. 5 viser en integrert krets som kan benyttes som et alternativt byggeelement i den foreliggende oppfinnelse . These purposes and advantages of the present invention will be more easily disclosed and the invention itself will be better understood from the subsequent description of an embodiment example in connection with the accompanying drawings, where fig. 1 schematically shows the known and common way of keeping a data bus line voltage-wise down to a desired level, fig. 2 shows a current surge which can cause overheating of devices connected to the data bus line when this voltage hovers in or passes the so-called "forbidden zone", fig. 3 shows a CMOS bus line with associated drive units, circuits that register the status of the bus line and the level locking circuit or holding circuit in accordance with the present invention, fig. 4 shows a time and current flow diagram representative of the present invention, and FIG. 5 shows an integrated circuit that can be used as an alternative building element in the present invention.

Den mest vanlige måte å låse en ikke drevet databusslinje til entenVfå- eller Vss -spenningen er å forbinde en spenningsfikserende motstand mellom busslinjen og den ene av disse spenningsførende linjer som indikert på fig. 1. En slik motstand må ha temmelig høy motstandsverdi, f.eks. 100 k.ohm. Imidlertid medfører denne teknikk flere problemer. For det første vil det på grunn av at motstandsverdien er relativt høy føre til at den tid det tar for databusslinjen å passere den forbudte sone, overgangsintervallet, blir relativt lang. (Dersom imidlertid motstanden ble valgt betydelig mindre ville et annet problem oppstå nemlig at busslinjen ikke lenger ville være så lett driv-bar). For det annet vil det kontinuerlig tapes effekt i motstanden når databusslinjen spenningsfikseres til den forsynings-linje som ikke motstanden er tilkoblet. Den tredje ulempe med den kjente teknikk er at busslinjen ikke helt kan fikseres til spenningsnivået for den tilførselslinje som ikke motstanden er tilkoblet og i tillegg må motstandsverdien som benyttes i den kjente teknikk være et kompromiss mellom disse nevnte motstrid-ende krav. F.eks. vil den strøm som en drivenhet kan tilføre en av de spenningsførende linjer via motstanden avveies mot det nødvendige utgangsnivå i spenning. Når dessuten motstanden skal tilkobles et batteriforsynt system eller et system som har util-strekkelig varmeavledningsevne må den maksimalt tillatte sta-sjonære strøm nøye fastlegges ogKontrolleres. Videre må den tidsperiode hvor en databusslinje befinner seg i den forbudte sone holdes på et minimum for å hindre utillatelige strømtrekk i CMOS-portenes inngangstrinn hvor det sitter P- og N-kanals transistorer, og det er således åpenbart at den kjente teknikk som forbinder en spenningsfikserende motstand fra databusslinjen til en av de to spenningsførende tilførselslinjer lider av alvorlige ulemper. The most common way to latch an unpowered data bus line to either the Vfå or Vss voltage is to connect a voltage-fixing resistor between the bus line and one of these live lines as indicated in fig. 1. Such a resistor must have a fairly high resistance value, e.g. 100 k.ohm. However, this technique involves several problems. Firstly, because the resistance value is relatively high, the time it takes for the data bus line to pass the forbidden zone, the transition interval, will be relatively long. (If, however, the resistance was chosen significantly smaller, another problem would arise, namely that the bus line would no longer be so easily drivable). Secondly, power will be continuously lost in the resistor when the data bus line is voltage-fixed to the supply line to which the resistor is not connected. The third disadvantage of the known technique is that the bus line cannot be completely fixed to the voltage level of the supply line to which the resistance is not connected and in addition the resistance value used in the known technique must be a compromise between these aforementioned conflicting requirements. E.g. the current that a drive unit can supply to one of the voltage-carrying lines via the resistor will be weighed against the required output level in voltage. Furthermore, when the resistor is to be connected to a battery-supplied system or a system that has insufficient heat dissipation capacity, the maximum permitted stationary current must be carefully determined and controlled. Furthermore, the time period during which a data bus line is in the prohibited zone must be kept to a minimum in order to prevent inadmissible current draws in the input stages of the CMOS gates where the P- and N-channel transistors are located, and it is thus obvious that the known technique which connects a voltage-fixing resistance from the data bus line to one of the two voltage-carrying supply lines suffers from serious disadvantages.

Fig. 2A viser i et tidsdiagram en kurve over spenningsnivået på en databusslinje når dette går fra én status-spenning, f.eks. Vddtil en annen, f.eks. Vss, nårlinjen ikke lenger drives av noen av de drivenhetene som er tilknyttet den. Som vist må busslinjens spenningsnivå passere den såkalte forbudte sone i det overgangsintervall som figuren antyder, og ordinatområdet mellom 30 og 70% av spenningsdifferansen Vdd- Fig. 2A shows in a time diagram a curve over the voltage level on a data bus line when this goes from one status voltage, e.g. Vddtil another, e.g. Vss, when the line is no longer powered by any of the drive units associated with it. As shown, the bus line's voltage level must pass the so-called prohibited zone in the transition interval that the figure suggests, and the ordinate range between 30 and 70% of the voltage difference Vdd-

vss viser dette forbudte område og det tilsvarende overgangsintervall som i tid befinner seg mellom t^og t2- vss shows this forbidden area and the corresponding transition interval which in time lies between t^ and t2-

Fig. 2B indikerer et strømstøt 2 som da ofte vil fore-komme i overgangsintervallet mellom t^og • Dersom databusslinjen ble holdt relativt lang tid i det forbudte område mellom de 30 og 70 % av spenningsdifferansen ville både transistorer av P- og N-kanaltypen i en CMOS-krets tilkoblet busslinjen samtidig lede over en tilsvarede lang tid, og dersom dette overgangsintervall mellom t^ og t.^ er tilstrekkelig langt vil det være fare for at CMOS-kretser kan overopphetes som følge av dette strømstøt. Fig. 2B indicates a current surge 2 which will then often occur in the transition interval between t^ and • If the data bus line was held for a relatively long time in the prohibited area between the 30 and 70% of the voltage difference, both transistors of the P- and N-channel type in a CMOS circuit, the connected bus line simultaneously conducts for a correspondingly long time, and if this transition interval between t^ and t.^ is sufficiently long, there will be a danger that CMOS circuits may overheat as a result of this current surge.

Et utførelseseksempel av den foreliggende oppfinnelse for nivålåsing eller fiksering av en databusslinje til den sist opprettholdte status for linjen er vist på fig. 3, hvor en databusslinje som kan drives av en hvilken som helst av flere drivenheter med et utgangsnivå i samsvar med tre mulige statuser er skissert. Drivenhetene kan f.eks. være bufferdrivenheter, og på figuren er skissert to slike med henholdsvis henvisningstallene 4 og 6. Det er velkjent at en slik databusslinje som den viste kan drive eller styre et større antall registrerende enheter av f.eks. CMOS-typen, og i det skisserte eksempel er to inverteringskretser 8 og 10 vist tilkoblet busslinjen 12. Som tidligere nevnt vil en slik databusslinje ha tendens til å drive vekk fra det korrekte statusnivå dersom kun drivenheter og tilkoblede nivåregistrerende kretser er tilkoblet busslinjen uten at noen av drivenhetene egentlig aktivt fikserer linjens spenning, og det er da mulig for busslinjen å komme inn i den forbudte sone/noe, som vil kunne resultere i overoppheting av de i dette tilfelle viste inverteringskretser 8 og 10. For å bøte på dette er det tilkoblet en ikke inverterende nivålåsekrets 15 i samsvar med den foreliggende oppfinnelse til databusslinjen 12 i et til-koblingspunkt 22. Nivålåsekretsen 15 omfatter en ikke inverterende drivkrets 14 og en tilbakekoblingsmotstand 16, og som det fremgår av fig. 3 er denne koblet mellom drivkretsens utgangs-18 og inngangselektrode 20. For det som er sagt ovenfor gjel-der at drivenhetene 4 og 6 er av den type bufferdrivenheter som bl.a. CMOS-kretsen CD 4503B står som representant for. Inver-teringskretsene 8 og 10 kan være av den type som CD 4049 er typisk for, og den integrerte krets i selve nivålåsekretsen 15, den ikke inverterende drivkrets 14 kan f.eks. være CMOS-kretsen CD 4050 eller en lignende type, mens tilbakekoblingsmotstanden 16 kan ha en verdi omkring 20 k ohm. Det skal videre bemerkes at de integrerte kretser som er nevnt her ikke behøver angi An embodiment of the present invention for level locking or fixing a data bus line to the last maintained status of the line is shown in fig. 3, where a data bus line which can be driven by any one of several drivers with an output level corresponding to three possible states is outlined. The drive units can e.g. be buffer drive units, and two such are outlined in the figure with reference numbers 4 and 6 respectively. It is well known that such a data bus line as shown can drive or control a larger number of recording units of e.g. CMOS type, and in the sketched example two inverting circuits 8 and 10 are shown connected to the bus line 12. As previously mentioned, such a data bus line will tend to drift away from the correct status level if only drive units and connected level detecting circuits are connected to the bus line without any of the drive units actually actively fix the line voltage, and it is then possible for the bus line to enter the prohibited zone/something, which could result in overheating of the inverting circuits 8 and 10 shown in this case. To remedy this, it is connected a non-inverting level locking circuit 15 in accordance with the present invention to the data bus line 12 in a connection point 22. The level locking circuit 15 comprises a non-inverting drive circuit 14 and a feedback resistor 16, and as can be seen from fig. 3, this is connected between the drive circuit's output 18 and input electrode 20. For what has been said above, the drive units 4 and 6 are of the type of buffer drive units which, among other things, The CMOS circuit CD 4503B represents. The inverting circuits 8 and 10 can be of the type for which the CD 4049 is typical, and the integrated circuit in the level locking circuit 15 itself, the non-inverting drive circuit 14 can e.g. be the CMOS circuit CD 4050 or a similar type, while the feedback resistor 16 may have a value of around 20 k ohms. It should further be noted that the integrated circuits mentioned here need not indicate

noen begrensning, siden de kun her er spesifisert for eksempli-fisering . some limitation, since they are only specified here for exemplification.

Teorien som nivålåsekretsen i samsvar med den foreliggende oppfinnelse bygger på er som følger: Betraktes drivkretsen 14 må først antas, noe som er helt konvensjonelt, at det finnes en viss tidsforsinkelse, uansett hvor liten den måtte være, mellom tidspunktet hvor en ikke inverterende drivkrets aktiveres og det tidspunkt hvor denne krets genererer utgangs-signal. Hvis f.eks. databusslinjen 12 drives til et lavt nivå vil inngangen av den ikke inverterende drivkrets 14, inngangselektroden 20, også få lavt nivå. Imidlertid vil utgangen av drivkretsen 14, utgangselektroden 18, først få sitt endelige lave nivå etter en viss tidsforsinkelse, siden det tar en viss tid for strømmen å passere halvlederovergangene i kretsen. Utgangselektroden 18 vil således holdes på et høyt nivå en viss tid, selv om inngangselektroden 20 har nådd sitt lave nivå. Siden tilbakekoblingsmotstanden 16 er forbundet med begge disse elektroder på kretsen 14 vil det flyte en strøm gjennom motstanden i. dette tidsintervall inntil kretsens utgang og inngang får samme spenning. The theory on which the level locking circuit in accordance with the present invention is based is as follows: Considering the drive circuit 14 it must first be assumed, which is completely conventional, that there is a certain time delay, no matter how small it may be, between the time when a non-inverting drive circuit is activated and the time at which this circuit generates the output signal. If e.g. the data bus line 12 is driven to a low level, the input of the non-inverting drive circuit 14, the input electrode 20, will also be given a low level. However, the output of the driver circuit 14, the output electrode 18, will only reach its final low level after a certain time delay, since it takes a certain time for the current to pass the semiconductor junctions in the circuit. The output electrode 18 will thus be kept at a high level for a certain time, even though the input electrode 20 has reached its low level. Since the feedback resistor 16 is connected to both of these electrodes on the circuit 14, a current will flow through the resistor in this time interval until the circuit's output and input have the same voltage.

Når man tar dette i betraktning virker nivålåsekretsen ifølge oppfinnelsen på følgende måte: Anta at bufferdrivenheten 4, som her antas å være den eneste drivenhet som aktivt driver databusslinjen 12, har avsluttet sin aktive drivperiode og lagt databusslinjen 12 til sitt laveste nivå (status 0). Siden det ikke er tilknyttet noen andre drivenheter til busslinjen, vil dennes nivå ha tendens til å drive vekk fra det lave utgangsnivået som var satt og i retning mot et annet nivå, siden det er naturlig for en CMOS-krets å drive på grunn av den kapasitans og de lekkasjer som er knyttet til kretsen. Så snart nivået endres på busslinjen vil det oppstå en potensialdiffe-ranse mellom inngangs- 20 og utgangselektroden 18 på den ikke inverterende drivkrets 14, og en strøm flyter da gjennom tilbakekoblingsmotstanden 16. Siden denne strøm kan overskride lekkasje-strømmene i CMOS-kretsen vesentlig, vil det være åpenbart at strømmen gjennom tilbakekoblingsmotstanden 16 bevirker at busslinjen 12 "holdes lav". Siden strømmen som flyter gjennom til bakekoblingsmotstanden 16 er en funksjon av driften av databusslinjen 12 vil det forefinnes en positiv tilbakekobling mellom den nivådifferanse som busslinjen 12 genererer og strømmen som flyter gjennom tilbakekoblingsmotstanden 16. Siden altså linjen 12 har en tendens til å drive vekk fra den sist satte status - i dette tilfelle status 0 - vil busslinjen hindres i å oppnå noen nevneverdig nivåforskjell på grunn av strømtrekket gjennom motstanden 16. When this is taken into account, the level locking circuit according to the invention works in the following way: Assume that the buffer drive unit 4, which is here assumed to be the only drive unit that actively drives the data bus line 12, has ended its active drive period and put the data bus line 12 to its lowest level (status 0) . Since no other drivers are connected to the bus line, its level will tend to drift away from the low output level that was set and towards another level, as it is natural for a CMOS circuit to drive due to the capacitance and the leakages associated with the circuit. As soon as the level changes on the bus line, a potential difference will arise between the input 20 and the output electrode 18 of the non-inverting drive circuit 14, and a current then flows through the feedback resistor 16. Since this current can significantly exceed the leakage currents in the CMOS circuit, it will be obvious that the current through the feedback resistor 16 causes the bus line 12 to be "held low". Since the current flowing through to the feedback resistor 16 is a function of the operation of the data bus line 12, there will be a positive feedback between the level difference generated by the bus line 12 and the current flowing through the feedback resistor 16. Since, therefore, the line 12 tends to drift away from it last set status - in this case status 0 - the bus line will be prevented from achieving any significant level difference due to the current draw through resistor 16.

Anta nå derimot at databusslinjen 12 i stedet for å ha et lavt nivå er i status "høy" eller logisk 1. Helt tilsvarende resultat som det som er beskrevet ovenfor ville da finne sted, dvs. busslinjen ville låses til hovedsakelig det nivå som sist ble fastsatt. I dette tilfelle ville linjen 12 opprinnelig ha en tendens til å bevege seg nedover i nivå, og siden det finnes en potensialforskjell mellom inngangs- 20 og utgangs-terminalen 18 ville det likeledes flyte en strøm gjennom motstanden 16, og denne strøm ville hindre spenningen på inngangen fra å adskille seg særlig mye fra spenningen på drivkretsens 14 utgang. Den låsekrets som den foreliggende oppfinnelse omfatter vil således meget hurtig bli selvbegrensende. Det eneste kriterium som må passes på ved konstruksjon av denne låsekrets er at motstandsverdien for tilbakekoblingsmotstanden 16 må vel-ges slik at verdien er tilstrekkelig liten til å gi en pålite-lig låsing av databusslinjen 12 til nivået på utgangselektroden 18 og samtidig tilstrekkelig høy til at overgangsintervallet eller -perioden mellom to statustilstander når den drives av en blir kort/ eller annen drivenhet, f.eks. såsom bufferdrivenheten 4. Det skal likeledes bemerkes at det er heldig dersom det i den foreliggende oppfinnelse i stedet for anvendelse av en diskret opp-bygget ikke inverterende drivkrets såsom drivkretsen 14 kunne benyttes en ikke inverterende drivenhet som allerede ligger tilkoblet busslinjen 12 dersom en tilbakekoblingsmotstand med den motstandsverdi som det er kommet frem til er koblet mellom utgang og inngang av en slik ikke inverterende drivenhet. Dersom en slik alternativ oppkobling benyttes er det viktig at de be-lastninger som drives av den valgte drivenhet ikke trekker så mye strøm at den valgte motstandsverdi ikke lenger passer. Den valgte drivenhet vil da ikke forlenge overgangsperioden på grunn av indre tilleggskapasitanser, og det vil gjerne være praktisk å benytte CMOS-kretser med standardiserte innganger og høyimpedansede utganger i stedet for kombinasjonen av en ikke inverterende drivenhet og en motstand. Now suppose, however, that instead of having a low level, the data bus line 12 is in the state "high" or logical 1. A completely similar result to that described above would then take place, i.e. the bus line would be locked to essentially the level it was last established. In this case, the line 12 would initially tend to move down in level, and since there is a potential difference between the input and output terminals 18, a current would likewise flow through the resistor 16, and this current would prevent the voltage on the input from differing particularly much from the voltage at the output of the drive circuit 14. The locking circuit that the present invention comprises will thus very quickly become self-limiting. The only criterion that must be observed when constructing this locking circuit is that the resistance value of the feedback resistor 16 must be selected so that the value is sufficiently small to provide a reliable locking of the data bus line 12 to the level of the output electrode 18 and at the same time sufficiently high that the transition interval or period between two status states when driven by a becomes short/ or other drive unit, e.g. such as the buffer drive unit 4. It should also be noted that it is fortunate if, in the present invention, instead of using a discretely constructed non-inverting drive circuit such as the drive circuit 14, a non-inverting drive unit that is already connected to the bus line 12 could be used if a feedback resistor with the resistance value arrived at is connected between the output and input of such a non-inverting drive unit. If such an alternative connection is used, it is important that the loads driven by the selected drive unit do not draw so much current that the selected resistance value is no longer suitable. The selected driver will then not lengthen the transition period due to internal additional capacitances, and it would be convenient to use CMOS circuits with standardized inputs and high-impedance outputs instead of the combination of a non-inverting driver and a resistor.

For å belyse oppfinnelsen ytterligere er fig. 4 med-tatt, hvor det vises tids- og strømflytdiagrammet for databussen med nivålåsekretsen tilkoblet. Som vist er tidsbasislinjen inn-delt i forskjellige tidsintervaller som spenner fra 24 til 50. Tidsintervall 24 angir intervallet for initiering eller opp-starting. Ved tidsintervall 26 endres utgangen av bufferdrivenheten 4 fra logisk 1 til status logisk 0, for å ta et eksempel. Samtidig går databusslinjen 12 også til sitt lave nivå. Tidsintervallet 28 angir en kort stabil tidsperiode mellom det tidspunkt hvor drivenheten 4 når sin status logisk 0 og før utgangen på den ikke inverterende nivålåsekrets 15 starter sin nivåtil-pasning til utgangen av drivenheten 4. Avhengig av hvor lang tidsforsinkelse det dreier seg om gjennom nivålåsekretsen og overgangshastigheten for drivenheten 4, vil det finnes et slikt tidsintervall 28 eller dette kan være 0, dvs. dersom overgangsintervallet for drivenheten 4 er relativt langt i forhold til tidsforsinkelsen i den ikke inverterende nivålåsekrets 15 vil et slikt tidsintervall 28 ikke eksistere. M.a.o. vil låsekretsen 15 starte sin respons før bufferdrivenheten 4 har nådd sitt laveste nivå ved jordpotensial. Under tidsintervallet 30 endres utgangsnivået på nivålåsekretsen 15. I tidsintervallet 32 har drivenheten 4 nådd sin logiske 0-status og fortsetter å drive databusslinjen 12, hvorved stabilitet forefinnes i systemet. Drivenheten 4 stanser sin drivperiode i tidsintervallet 34 og systemet holdes nå låst i nivå av utgangen på nivålåsekretsen 15 via tilbakekoblingsmotstanden 16. I tidsintervallet 36 slås bufferdrivenheten 6 på (av et eller annet styreorgan som ikke er vist) og drives til logisk 0 til hvilken status systemet allerede er bragt. Følgelig påvirkes ikke systemet av denne operasjon. To illustrate the invention further, fig. 4 included, showing the timing and current flow diagram of the data bus with the level locking circuit connected. As shown, the time baseline is divided into different time intervals ranging from 24 to 50. Time interval 24 indicates the interval for initiation or start-up. At time interval 26, the output of the buffer drive unit 4 changes from logic 1 to status logic 0, to take an example. At the same time, data bus line 12 also goes to its low level. The time interval 28 indicates a short stable time period between the time when the drive unit 4 reaches its status logical 0 and before the output of the non-inverting level locking circuit 15 starts its level adjustment to the output of the drive unit 4. Depending on how long the time delay is involved through the level locking circuit and the transition speed for the drive unit 4, there will be such a time interval 28 or this may be 0, i.e. if the transition interval for the drive unit 4 is relatively long in relation to the time delay in the non-inverting level lock circuit 15, such a time interval 28 will not exist. m.a.o. the locking circuit 15 will start its response before the buffer drive unit 4 has reached its lowest level at ground potential. During the time interval 30, the output level of the level locking circuit 15 changes. In the time interval 32, the drive unit 4 has reached its logical 0 status and continues to drive the data bus line 12, whereby stability is found in the system. The drive unit 4 stops its drive period in the time interval 34 and the system is now kept locked in level by the output of the level locking circuit 15 via the feedback resistor 16. In the time interval 36, the buffer drive unit 6 is switched on (by some control means not shown) and is driven to logic 0 to which state the system has already been brought. Consequently, the system is not affected by this operation.

I tidsperioden 38 slås drivenheten 6 av og under dette tidsintervall holdes systemet stabilt selv om ingen drivenhet er tilkoblet busslinjen for å drive denne, siden nivået låses av den ikke inverterende nivålåsekrets 15. Enhver tendens til drift motvirkes således av denne krets. I tidsintervallet 40 slås bufferdrivenheten 6 på ny på og under tidsintervallet 42 som kan kalles et overgangsintervall endres nivået fra denne drivenhet tilsvarende som det som ble omtalt for drivenheten 4, men nå i motsatt retning. Noe senere, i tidsintervallet 44 nås et nivå som tilsvarer status logisk 1 av bufferdrivenheten 6. Samtidig når databusslinjen 12 sin status logisk 1. Imidlertid gjenstår for den ikke inverterende nivålåsekrets 15 å reagere, og både i starten av og under hele tidsperioden 46 beveger nivået fra nivålåsekretsen 15 seg fra status 0 til status 1. Under denne tidsperiode holder drivenheten 6 busslinjen på korrekt nivå slik at systemet når en stabil tilstand. I tidsintervallet 48 er denne stabile tilstand etablert, og i tidsintervallet 50 slås bufferdrivenheten 6 på ny av, men da uten at systemet går ut av sin stabile tilstand, dvs. logisk 1, ved at den ikke inverterende nivålåsekrets og dennes tilbakekoblingsmotstand 16 sørger for at nivålåsing forefinnes. Det kan således ut fra dette tidsdiagram fastslås at nivålåsekretsen i samsvar med den foreliggende oppfinnelse virkelig holder databusslinjen i den status som sist ble satt, uansett om dette er en status som tilsvarer et høyt eller et lavt nivå. During the time period 38, the drive unit 6 is switched off and during this time interval the system is kept stable even if no drive unit is connected to the bus line to drive it, since the level is locked by the non-inverting level locking circuit 15. Any tendency to drift is thus counteracted by this circuit. In the time interval 40, the buffer drive unit 6 is switched on again and during the time interval 42, which can be called a transition interval, the level from this drive unit changes similarly to what was discussed for the drive unit 4, but now in the opposite direction. Somewhat later, in the time interval 44, a level corresponding to status logic 1 is reached by the buffer drive unit 6. At the same time, the data bus line 12 reaches its status logic 1. However, the non-inverting level lock circuit 15 remains to react, and both at the start of and during the entire time period 46, the level moves from the level locking circuit 15 from status 0 to status 1. During this time period, the drive unit 6 keeps the bus line at the correct level so that the system reaches a stable state. In the time interval 48 this stable state is established, and in the time interval 50 the buffer drive unit 6 is switched off again, but then without the system leaving its stable state, i.e. logical 1, by the fact that the non-inverting level locking circuit and its feedback resistor 16 ensure that level locking is present. It can thus be determined from this timing diagram that the level locking circuit in accordance with the present invention really keeps the data bus line in the status that was last set, regardless of whether this is a status that corresponds to a high or a low level.

La oss nå se på strømtrekket gjennom tilbakekoblingsmotstanden 16. Det antas da at strømmen beregnes som positiv gjennom motstanden når utgangselektroden 18 har positivt nivå i forhold til inngangselektroden 20. I tidsintervallet 26 er den ikke inverterende nivålåsekrets 15 stabil, men databusslinjen 12 drives av bufferdrivenheten 4. I løpet av dette tidsintervall, siden drivenheten 4 og databusslinjen 12 fraviker det øvre fastlagte spenningsnivå fra tilførselslinjen, dvs. +5 V, starter det en strøm mellom utgangen og inngangen på den ikke inverterende drivkrets 14, og det er under dette overgangsintervall inngangstransistorene av henholdsvis P-og N-kanaltypen samtidig leder. Som en følge av dette trekkes strøm fra utgangselektroden 18 via motstanden 16 til inngangselektroden 20 for å oppnå spenningsmessig likevekt mellom utgang og inngang. Denne likevekt oppnås i tidsintervallet 28 når databusslinjen 12 er i sin status 0 og holdes der av bufferdrivenheten 4. Siden den ikke inverterende nivålåsekrets 15 ennå ikke har endret status eksisterer da en stabil tilstand hvor det flyter en konstant strøm gjennom tilbakekoblingsmotstanden 16. Utgangen av nivålåsekretsen 15 begynner å endres ved begynnelsen av tidsintervallet 30 og fortsetter sin endring i løpet av dette intervall. Strøm-gjennomgangen gjennom tilbakekoblingsmotstanden 16 reduseres da gradvis inntil starten av tidsintervallet 32 hvor ingen strøm flyter. I løpet av tidsintervallet 34 holdes datalinjen 12 ikke fiksert av noen bufferdrivenhet, og siden systemet befinner seg i en status med virtuell stabilitet, er det kun den strøm som trenges for å hindre linjen 12 fra å drive nevneverdig fra dens siste statusnivå som trekkes gjennom tilbakekoblingsmotstanden 16. Denne stabile tilstand holdes inntil begynnelsen av tidsintervallet 42 hvor linjen nivåendres fra sin lave til sin høyere status av bufferdrivenheten 6. Ved dette tidspunkt trekkes på ny strøm gjennom tilbakekoblingsmotstanden 16, men nå i motsatt retning. I løpet av tidsintervallet 44 holdes både drivenheten 6 og databusslinjen 12 på høyt nivå og som en følge av dette og for å kunne tilpasses dette høyere nivå trekkes maksimal strøm gjennom motstanden 16 i motsatt retning. Strømtrekket reduseres gradvis fra og med begynnelsen av tidsintervallet 46 siden den ikke inverterende drivkrets 14 i nivålåsekretsen 15 da har nådd status logisk 1 for databusslinjen 12. Når bufferdrivenheten 6 avslutter sin nivåfiksering av databusslinjen 12 ved begynnelsen av tidsintervallet 50 holdes systemet på ny i en virtuell stabil status ved hjelp av nivålåsekretsen 15. Let us now look at the current draw through the feedback resistor 16. It is then assumed that the current is calculated as positive through the resistor when the output electrode 18 has a positive level in relation to the input electrode 20. In the time interval 26, the non-inverting level lock circuit 15 is stable, but the data bus line 12 is driven by the buffer drive unit 4 During this time interval, since the drive unit 4 and the data bus line 12 deviate from the upper fixed voltage level from the supply line, i.e. +5 V, a current starts between the output and the input of the non-inverting drive circuit 14, and it is during this transition interval that the input transistors of respectively, the P- and N-channel types simultaneously conduct. As a result of this, current is drawn from the output electrode 18 via the resistor 16 to the input electrode 20 in order to achieve voltage-wise equilibrium between output and input. This equilibrium is achieved in the time interval 28 when the data bus line 12 is in its state 0 and is held there by the buffer drive unit 4. Since the non-inverting level lock circuit 15 has not yet changed state then a stable state exists where a constant current flows through the feedback resistor 16. The output of the level lock circuit 15 begins to change at the beginning of the time interval 30 and continues its change during this interval. The current flow through the feedback resistor 16 is then gradually reduced until the start of the time interval 32 where no current flows. During the time interval 34, the data line 12 is not held fixed by any buffer driver, and since the system is in a state of virtual stability, only the current required to prevent the line 12 from drifting significantly from its last state level is drawn through the feedback resistor 16. This stable state is maintained until the beginning of the time interval 42 where the line is leveled from its low to its higher status by the buffer drive unit 6. At this time new current is drawn through the feedback resistor 16, but now in the opposite direction. During the time interval 44, both the drive unit 6 and the data bus line 12 are kept at a high level and as a result of this and in order to be able to adapt to this higher level, maximum current is drawn through the resistor 16 in the opposite direction. The current draw is gradually reduced starting from the beginning of the time interval 46 since the non-inverting drive circuit 14 in the level locking circuit 15 has then reached status logic 1 for the data bus line 12. When the buffer drive unit 6 finishes its level fixation of the data bus line 12 at the beginning of the time interval 50, the system is held again in a virtual stable status using the level locking circuit 15.

Fig. 5 viser en spesiell ikke inverterende CMOS-drivkrets 51 som kan benyttes som erstatning for den kombinasjon av en ikke inverterende drivkrets 14 og en tilbakekoblingsmotstand 16 som ovenfor er beskrevet i samsvar med den foreliggende oppfinnelse. Som vist omfatter den ikke inverterende drivkrets 51 to sett transistorer angitt med henvisningstallene 52 hhv.54, og hvor settene hvert består av en P- og en N-kanals transistor. Siden det i denne krets foregår en dobbel invertering vil den utgang som den ikke inverterende drivkrets 51 levererer gi et bilde av status for inngangen. De enkelte transistorer i settet 52, angitt med P^ogN^er vanlige høyhastighets.CMOS-porter med lav impedans. Tilsvarende er P2og N2i transistorsettet 54 laveffektsporter som ikke er kraftige nok til å overta for og effektivt bremse på noen av de drivenheter som kan være tilkoblet for nivåfikseringen av busslinjen 12. Ved å erstatte nivålåsekretsen 15 på fig. 3 med denne spesielle CMOS-drivkrets 51 på fig. 5 skal det bemerkes at en tilbakekoblingsmotstand såsom 16 ikke lenger er nødvendig. Det skal imidlertid gjøres oppmerksom på at nivålåsefunksjonen kan utføres av en hvilken som helst ikke inverterende port som er korrekt oppkoblet og av en hvilken som helst seriekobling av et like antall inverterende porter av samme type eller av forskjellige typer i kombinasjon, når disse er korrekt oppkoblet, eller av en hvilken som helst seriekobling av et hvilket som helst antall ikke inverterende porter. En nivålåsekrets kan også dannes av en passende seriekobling av både inverterende og ikke inverterende porter. Fig. 5 shows a special non-inverting CMOS drive circuit 51 which can be used as a replacement for the combination of a non-inverting drive circuit 14 and a feedback resistor 16 described above in accordance with the present invention. As shown, the non-inverting drive circuit 51 comprises two sets of transistors indicated by the reference numbers 52 and 54, and where the sets each consist of a P- and an N-channel transistor. Since a double inversion takes place in this circuit, the output delivered by the non-inverting drive circuit 51 will give an image of the status of the input. The individual transistors in set 52, denoted P^ and N^, are conventional high-speed, low-impedance CMOS gates. Correspondingly, the P2 and N2i transistor set 54 are low-power gates which are not powerful enough to take over and effectively brake any of the drive units which may be connected for the level fixation of the bus line 12. By replacing the level locking circuit 15 in fig. 3 with this particular CMOS driver circuit 51 of FIG. 5 it should be noted that a feedback resistor such as 16 is no longer required. However, it should be noted that the level locking function can be performed by any non-inverting gate that is correctly connected and by any series connection of an equal number of inverting gates of the same type or of different types in combination, when these are correctly connected , or of any series connection of any number of non-inverting gates. A level lock circuit can also be formed by a suitable series connection of both inverting and non-inverting gates.

Det skal være klart at oppfinnelsen ikke er begren-set til de spesielle konstruksjonsdetaljer som er vist og beskrevet her, men at bestemte modifikasjoner vil kunne foretas uten å fravike rammen for oppfinnelsen. It should be clear that the invention is not limited to the special construction details shown and described here, but that certain modifications can be made without deviating from the scope of the invention.

Claims

No. 1. Level locking circuit for active level fixation of a multi-

level data bus line (12) in a CMOS system to a fixed level, since the level of the data bus line (12) will be affected by level operation if level fixing is not available, CHARACTERIZED BY THE fact that the level locking circuit (15) comprises a non-inverting CMOS drive circuit (14) connected to the data bus line (12) to drain power from this, the power being represented by the voltage on the input (20) and output electrode of the drive circuit (14), (18), that the drive circuit (14) comprises a first set of low-impedance ports connected to a second set of low-power ports ( as the CMOS drive circuit is integrated in a circuit chip), and a feedback resistor (16) (integrated in the circuit chip)

with a first end connected to the input electrode (20) and a second end connected to the output electrode (18) of the drive circuit (14) for automatically limiting the voltage difference between the input and output of the drive circuit (14) by drawing current from or supplying current to the data bus line (12) and thus gives a fixation of its level to the level it was last added to.

2. Data bus system in CMOS technology with a three-level data bus comprising several data bus lines subject to level operation between a first and a second status, buffer drive units (4, 6) and

ports (8, 10) connected to at least one (12) of data bus

and/

the lines, a level locking circuit (15) for fixing the level of the data bus line (12) to a fixed level, the level locking circuit (15) being CHARACTERIZED BY comprising a non-inverting gate circuit (14) with an input connected to the data bus line (12) for recording the voltage level on this , and a resistance network whose two ends are respectively connected to the input and the output of the non-inverting gate circuit for regulating the current through the resistance network and to or from the data bus line so that the non-inverting gate circuit's input and output receive essentially the same voltage level, whereby the data bus line (12) is level-fixed to the level it was last fixed to by one of the buffer drive units (4, 6) .

3. Level lock circuit according to claim 2, CHARACTERIZED IN THAT the non-inverting gate circuit (14) comprises a CMOS buffer drive circuit.

4. Level locking circuit for active level fixing of a multi-level data bus line (12) in a CMOS system to a fixed level, CHARACTERIZED IN THAT it comprises a non-inverting buffer drive circuit (14) connected to the data bus line (12) to drain power from it , the effect being represented by the voltage level on the input (20) and output electrode (18) respectively on the buffer drive circuit, and a resistance ' (16)

5. Level locking circuit for active level fixation of a multi-

level data bus line (12) in a CMOS system to a set level,

that/

CHARACTERIZED BY it comprises a non-inverting drive circuit (14) connected to the data bus line (12) for recording its level, the drive circuit (14) having at least two sets of transistors of the P- and N-channel type, of which the first set (52) of P- and N-channel transistors are high-speed, low-impedance transistors, while the second set (54) of P- and N-channel transistors are low-power, high-impedance transistors, whereby the output of the first set (52) is connected to the input of the second set (54) and where the first and second set respectively serve as input and output of the non-inverting drive circuit, and that the drive circuit (14) by limiting the difference between the input of the first set (52) and the output of the second set (54) of transistors fixes the level on the data bus line (12) to the level status at which the line was last added.

6. Level locking circuit according to claim 5, CHARACTERIZED IN THAT the drive circuit (14) has only one connection with the data bus line (12), this one connection acting as both input and output.

7. Level locking circuit according to claim 6, CHARACTERIZED IN THAT the output of the second set (54) of transistors is connected to the input of the first set (52).

8. Level locking circuit for actively level-fixing a multi-level data bus line (12) in a CMOS system to a fixed level, CHARACTERIZED IN that a first set of P- and N-channel transistors has an input connected to the data bus line (12) for recording the voltage level that this has, the first set of transistors being high-speed, low-impedance transistors, a second set of P- and N-channel transistors with an input connected to the output of the first set of transistors, the second set of transistors being low-power, high-impedance transistors for minimal current generation or minimal current draw, as the output of the second set of transistors is connected to the input of the first set and the voltage from the output of the second set reflects the voltage at the input of the first set, and that the data bus line (12) is level-fixed to the level that the last was added.

9. Level locking circuit according to claim 8, CHARACTERIZED IN THAT the P-channel transistors in the first and second sets of transistors are connected to a first power source, while the N-channel transistors in the first and second sets are connected to a second power source.