NO750659L

NO750659L -

Info

Publication number: NO750659L
Application number: NO750659A
Authority: NO
Inventors: H H Voss; K Reisinger
Original assignee: Siemens Ag
Priority date: 1974-03-18
Filing date: 1975-02-26
Publication date: 1975-09-19
Also published as: JPS5164314A; DK107975A; SE7502713L; ZA75577B; LU72062A1; DE2413012B2; DE2413012A1; BE826802A; FR2265229B1; IT1034223B; AU7768375A; FR2265229A1; NL7502828A

Description

■ ^FrofagaagssEåte for tidi5iaulti^i©k<3*øve!rf^r±sM?av eat*».43■ ^FrofagaagssEåte for tidi5iaulti^i©k<3*ove!rf^r±sM?av eat*».43

Den foreliggende oppfinnelse angår en fremgangsmåte for tidsmultipleks-overføring av data hvor der pr. tidsmultipleksramme blir overført ialt N inf ormas jonsbi ts og S systembits. Dessuten tjener systembitene til systemegne funksjoner. Eksempelvis kan der som systembits overføres synkroniseringsbits og/eller<p>aritetsbits. Informasjonsbitene kan også betegnes som nyttebits. The present invention relates to a method for time multiplex transmission of data where per time multiplex frame is transmitted in total N information bits and S system bits. In addition, the system bits serve system-specific functions. For example, synchronization bits and/or parity bits can be transmitted as system bits. The information bits can also be referred to as utility bits.

Til grunn for den foreliggende oppfinnelse ligger den opp-gave å angi en fremgangsmåte hvormed der muliggjøres en tidsmultipleksramme-innfasning av de mottatte informasjonsbite selv i tilfellet av at der ikke foreligger bitsynkronisme mellom tid3-muitiplekssystemet og overføringsstrekningen. Ennvidere bevirker oppfinnelsen at der i tidsmultiplekssystemet funksjonelt innlemmes en feilkorrigerings-innretning. The present invention is based on the task of specifying a method by which a time multiplex frame phasing of the received information bits is made possible even in the event that there is no bit synchronism between the time 3 multiplex system and the transmission path. Furthermore, the invention causes an error correction device to be functionally incorporated into the time multiplex system.

Ifølge oppfinnelsen danner et første antall av |_JL^_Sl_sy?.tem-_J bits sammen med de N informasjonsbits en sammenhengende blokk, According to the invention, a first number of |_JL^_Sl_sy?.tem-_J bits together with the N information bits form a coherent block,

og et annet antall av Sl systembits består av tombits uten in-formasjonsbelegning. Por tidsmultipleksramme-synkroniseringen benyttes dessuten høyst p - Sl systembits, og med disse S - Sl sys-~j terabits bevirkes plassidentifikasjon av blokken og/éller synkro-nisering av en feilkorreksjons-innretning. and another number of S1 system bits consists of tombits without information coverage. Moreover, the time multiplex frame synchronization is used at most p - Sl system bits, and with these S - Sl system bits, location identification of the block and/or synchronization of an error correction device is effected.

I det følgende vil utførelseseksempler på oppfinnelsen bli beskrevet under henvisning til fig. 1-5, hvor like elementer som er vist på flere figurer, er betegnet med samme henvisningsta11. In the following, embodiments of the invention will be described with reference to fig. 1-5, where similar elements shown in several figures are denoted by the same reference number 11.

Fig. 1 viser et dataoverføringssystem.Fig. 1 shows a data transmission system.

Fig. 2 er et diagram som viser tidsbeliggehheten av de overførte synkroniseringsbite og informasjonsbit3. Fig. 3 viser et utførelseseksempel på en synkroniseringsinnretning på mottagersiden. Fig. 4 viser et sendeanlegg i et dataoverføringssystem med en feilkorreksjons-innretning. Fig. 2 is a diagram showing the timing of the transmitted synchronization bit and information bit3. Fig. 3 shows an embodiment of a synchronization device on the receiver side. Fig. 4 shows a transmission system in a data transmission system with an error correction device.

Flg. 5 viser et mottageranlegg i et dataoverføringssystem Follow 5 shows a receiver facility in a data transmission system

med feilkorreksjons-innretning.with error correction device.

Fig. 1 viser datakildene DQ1,. DQ2, DQ3, eksempelvis fjem-skriverabonnenter, fjernskriverforraidlin<g>er<,>hullbåndlesere, hullkortlesefe. Som datakilder kan prinsippielt alle databehandlingsanlegg benyttes, inklusive spesielle dataoverførlngssystemer hvis romutstrekning er uvesentlig i sammenheng med den foreliggende oppfinnelse. For enkelhets skyld er bare tre datakilder inntegnet, mens der i praksis vil kunne forekomme hundrevis av slike datakilder. M\Altipleksinnretnlngen på sendesiden består av kanalenhetene KSI, KS2, KS3,laultiplekseren M og synkroniserings innretningen SSY. De data som kommer fra datakildene, mellom-lagres i kanalenhetene før der foretas en innfasning av de enkelte bits. Multiplekseren M forbinder i kronologisk rekkefølge utgangene fra kanalenhetene med sender-synkroniseringsinnretningen SSY. Når der f.eks. er anordnet 240 datakilder og tilsvarende kanalenheter, kan tidsmultipleksraarme-innfasningeh utføres slik at der for hver tidsmultipleksramme for det første settes opp en ledende forbindelse av en kanalenhet med synkroniseringsinnretningen SSY, og der så overføres en og en bit. Fig. 1 shows the data sources DQ1,. DQ2, DQ3, for example fjem printer subscribers, remote printer distribution lines<,>punched tape readers, punched card readers. As data sources, in principle, all data processing facilities can be used, including special data transfer systems whose spatial extent is immaterial in the context of the present invention. For the sake of simplicity, only three data sources are recorded, while in practice hundreds of such data sources could occur. The multiplexer on the sending side consists of the channel units KSI, KS2, KS3, the multiplexer M and synchronization the facility SSY. The data that comes from the data sources is intermediately stored in the channel units before the individual bits are phased in. The multiplexer M connects in chronological order the outputs of the channel units with the transmitter synchronization device SSY. When there e.g. 240 data sources and corresponding channel units are arranged, time multiplex frame phasing can be carried out so that for each time multiplex frame, a leading connection is first set up by a channel unit with the synchronization device SSY, and then one bit is transmitted.

Fig. 2 viser skjematisk det signal A som avgis av synkroniseringsinnretningen SSY under varigheten av en første multipleks-rarame MR1 og en påfølgende annen multipleksramme MR2. Under de to multipleksrammer MR1 og MR2 inneholder signalet A flere infor-mas jonsbits IB1, IB2, flere synkroniseringsbiter SB1, SB2 og en eller flere tombits henholdsvis LB1, LB2. F.eks. kan en og en tombit være tilordnet hver 12. synkroniseringsbit og hver 240. informasjonsbit. De tombitene LBl, LB2 inneholder ingen infor-masjon, men utgjør pauser mellom informasjonsbitene IB1 i en første multipleksramme MR1 og de påfølgende synkroniseringsbits SD2 i den annen multipleksramme MR2 . Da dataene [" såvel 1 på sendesiden som på mottagersiden vanligvis overføres i en på forhånd gitt bitramme, utgjør varigheten av pausen mellom iri-formasjonsbitene IB1 og de påfølgende synkroniseringsbiter SB1 varigheten av enten en eller flere bits. Når dataene på sendesiden og mottagersiden ikke overføres i hver sin isokrone bitramme, kan tidsmellomrommet mellom informasjonsbitene IB1 og synkroniseringsbitene SB2 være en vilkårlig analog størrelse. Fig. 2 schematically shows the signal A emitted by the synchronization device SSY during the duration of a first multiplex frame MR1 and a subsequent second multiplex frame MR2. During the two multiplex frames MR1 and MR2, the signal A contains several information bits IB1, IB2, several synchronization bits SB1, SB2 and one or more tombits LB1, LB2 respectively. E.g. one tom bit can be assigned to every 12th synchronization bit and every 240th information bit. The blank bits LB1, LB2 contain no information, but constitute breaks between the information bits IB1 in a first multiplex frame MR1 and the following synchronization bits SD2 in the second multiplex frame MR2. Since the data [1 on both the transmitting side and the receiving side are usually transmitted in a predetermined bit frame, the duration of the pause between the iri formation bits IB1 and the following synchronization bits SB1 constitutes the duration of either one or more bits. When the data on the transmitting side and the receiving side are not transmitted in each isochronous bit frame, the time interval between the information bits IB1 and the synchronization bits SB2 can be an arbitrary analog size.

Det er hensiktsmessig å tilmSle denne varighet så kort som mulig. Vanligvis er det nok å innføye en eneste blank bit LB2 mellom informasjonsbitene LBl og synkroniseringsbitene SB2. It is appropriate to register this duration as short as possible. Usually it is enough to insert a single blank bit LB2 between the information bits LB1 and the synchronization bits SB2.

Signalet A tilføres overføringsinnretningen SU på fig. 1 og overføres deretter til mottager-overføringsinnretningen SU via The signal A is supplied to the transmission device SU in fig. 1 and is then transmitted to the receiver-transmission device SU via

overføringsstrekningen ST. Som sender- og mottageroverførings-innretninger henholdsvis SU og EU og tilsvarende overførings-strekninger ST forutsettes i og for seg kjente overføringsinnret-ninger, som ikke vil bli omtalt nærmere. Utgangen fra raottager-overføringsinnretningen EU er tilsluttet mottager-multipleksinn-retningen, som består av mottager-synkroniseringsinnretningen the transmission line ST. As transmitter and receiver transmission devices respectively SU and EU and corresponding transmission stretches ST, known transmission devices are assumed in and of themselves, which will not be discussed in more detail. The output from the receiver transmission device EU is connected to the receiver multiplex device, which consists of the receiver synchronization device

ESY, mottager-demultiplekseren DM og mottager-kanalenhetene KEI, KE2, KE3. På fig. 2 er skjematisk vist det signal B som synkro-niser ingsinnretningen ESY avgir til demultiplekseren DM. For hver multipleksramme MR3 eller MR4 inneholder signalet B bare informasjonsbitene henholdsvis IB1 og IB2, som følger etter hverandre uten mellomrom. Utgangene fra demultiplekseren DM er koblet til hver sin av kanalenhetene KEI, KE2 og KE3, som igjen bevirker en mellomlagring av dataene før disse ledes videre til de tilsvarende datautgangs-enheter henholdsvis DS1, DS2 og DS3. Datautgangs-enhetene kan f.eks. igjen utgjøres av fjernskriverabonnenter, fjernskriverformidlinger, hullbåndstansere, hullkortstansere. Prinsippielt kunne det også tenkes at der som utgangsenheter var anordnet enkelte databehandlingsanlegg og ytterligere overførings-systemer, hvis romutstrekning er uten betydning i sammenheng med den foreliggende oppfinnelse. ESY, the receiver demultiplexer DM and the receiver channel units KEI, KE2, KE3. In fig. 2 schematically shows the signal B that the synchronization device ESY transmits to the demultiplexer DM. For each multiplex frame MR3 or MR4, the signal B contains only the information bits IB1 and IB2 respectively, which follow each other without gaps. The outputs from the demultiplexer DM are connected to each of the channel units KEI, KE2 and KE3, which in turn causes an intermediate storage of the data before it is passed on to the corresponding data output units DS1, DS2 and DS3 respectively. The data output devices can e.g. again made up of teleprinter subscribers, teleprinter intermediaries, punched tape punchers, punched card punchers. In principle, it could also be thought that some data processing facilities and additional transmission systems were arranged there as output units, the spatial extent of which is of no importance in the context of the present invention.

Fig. 3 viser mer utførlig den også på,fig. 1 skjematisk viste mottager-synkroniseringsinnretning ESY, som består av porten Gl, skiftregisteret SR, logikkoblingen LOG og styretrinnet ST. Signalet A føres i serieform inn i skiftregisteret SR, slik at hver synkroniseringsbit SB1 lagres i en egenj celle i skiftregisteret SR. Det synkroniseringsord som dannes av de enkelte synkroniseringsbits, overføres i parallell til logikk-koblingen LOG, som avgir signalet C bare når det riktige synkroniseringsord tilføres logikkoblingen. Med signalet C styres dels porten Gl slik at signalet A og dermed informasjonsbitene IB1 tilføres demultiplekseren DM, og dels startes styretrinnet ST med signalet C. Styretrinnet innvirker da slik på demultiplekseren DM at denne inntar alle sine koblingsstillinger etter tur. De fra porten Gl avgitte informasjonsbits blir så i kronologisk rekkefølge ';tilført kanalenhetene KEI, KE2, KE3 på fig. 1 via midtkontakten i demultiplekseren DM. Fig. 3 shows it in more detail also on, fig. 1 schematically shows the receiver synchronization device ESY, which consists of the gate Gl, the shift register SR, the logic circuit LOG and the control stage ST. The signal A is fed in serial form into the shift register SR, so that each synchronization bit SB1 is stored in a separate cell in the shift register SR. The synchronization word formed by the individual synchronization bits is transmitted in parallel to the logic circuit LOG, which emits the signal C only when the correct synchronization word is supplied to the logic circuit. With the signal C, the gate Gl is partly controlled so that the signal A and thus the information bits IB1 are supplied to the demultiplexer DM, and partly the control stage ST is started with the signal C. The control stage then affects the demultiplexer DM in such a way that it takes all its switching positions in turn. The information bits emitted from the gate G1 are then supplied in chronological order to the channel units KEI, KE2, KE3 in fig. 1 via the middle contact in the demultiplexer DM.

Varigheten p av den pause, mellom inf ormas jonsbitene IB1 og synkroniseringsbitene SB2 som er vist på,;,fig. 2, kan ovenfor en min imaIvarighet være vilkårlig; ' Åv Hensyn til effektiviteten av in-formasjonsoverføringen gjøres pausen i alminnelighet så kort som mulig. The duration p of the pause between the information bits IB1 and the synchronization bits SB2 shown in FIG. 2, above a minimum duration can be arbitrary; In view of the efficiency of the information transfer, the break is generally made as short as possible.

Ved rammevarighet T og en varighet p av pausen på sendesidenFor frame duration T and a duration p of the pause on the sending side

ér den minimale varighet bestemt ved atis the minimum duration determined by

hvor uttrykket -j— er det relative avvik av hastigheten på overføringsstrekningen fra det for det utsendte signal. Derved oppnås at der heller ikke på mottagersiden oppstår noen over-lapping av informasjonsbitene IBl og IB2. where the expression -j— is the relative deviation of the speed of the transmission path from that of the transmitted signal. Thereby it is achieved that no overlapping of the information bits IB1 and IB2 occurs on the receiver side either.

Dersom pausen mellom informasjonsbitene IBl og synkroniseringsbitene SB2 er et helt multiplum av signalelementer, så omfatter denne pause minst ett signalelement og dermed minst en bit ved et binært signal. Dette er i de fleste tilfeller tilstrekkelig. Er f.eks. rammelengden T lik varigheten av 250 bits,,så tillater If the pause between the information bits IB1 and the synchronization bits SB2 is an entire multiple of signal elements, then this pause comprises at least one signal element and thus at least one bit in the case of a binary signal. This is sufficient in most cases. Is e.g. the frame length T equal to the duration of 250 bits,,so allows

en pausebit på sendersiden en relativ hastighetsutligning påa break bit on the transmitter side a relative speed compensation on

som er større enn de fastlagte hastighetstoleranser for syn-kroniseringssystemer. Ved en bit pauselengde på sendesiden kan pauselengden på mottagersiden utgjøre enten 0 eller 1 bit eller 2 bits. Fig. 4 viser et sendeanlegg i et dataoverføringssystem. Foruten de allerede i forbindelse med fig. 1 omtalte innretninger er der anordnet en feilkorreksjonsinnretning FECS og en skritt-taktgenerator STS. Sender-overføringsinnretningen SU avgir et taktsignal til sender-synkroniseringsenheten SSY. Synkroniseringsinnretningen SSY avgir et rammetaktsignal til multiplekseren M og til feilkorreksjonsinnretningen FECS. Fig. 5 viser et mottageranlegg i et dataoverføringssystem. Foruten de i forbindelse med fig. 1 beskrevne innretninger omfatter dette en mottager-feilkorreksjonsinnretning FECE og en mottager-skritttaktgenerator STE. Mottager-overføringsinnretningen EU avgir et skrittaktsignal til mottager-synkroniseringsinnretningen ESY, som på sin side avgir en rammetakt til feilkorreksjonsinnretningen FECE og demultiplekseren DM. which is greater than the established speed tolerances for synchronization systems. In the case of a one-bit pause length on the sending side, the pause length on the receiving side can be either 0 or 1 bit or 2 bits. Fig. 4 shows a transmission system in a data transmission system. Besides those already in connection with fig. 1 mentioned devices, an error correction device FECS and a step-beat generator STS are arranged there. The transmitter transmission device SU transmits a clock signal to the transmitter synchronization unit SSY. The synchronization device SSY outputs a frame clock signal to the multiplexer M and to the error correction device FECS. Fig. 5 shows a receiver system in a data transmission system. Besides those in connection with fig. 1 devices described, this includes a receiver error correction device FECE and a receiver step generator STE. The receiver transmission device EU transmits a step clock signal to the receiver synchronization device ESY, which in turn transmits a frame clock to the error correction device FECE and the demultiplexer DM.

Claims

1. Procedure for time multiplex transmission of data, where per time multiplex frame, a total of N information bits and S system bits are transmitted, characterized in that a first number, ay S - Sl system bits (SB) together with N information bits

(IB) form a continuous block, that a certain number of Sl system bits consist of blank bits without information content, that for the time multiplex frame synchronization no more than S -:f SO?./system bits are used, and that with these S-Sl system bits location identification is effected of the block and/or synchronization, of a. error correction device. -v-^v'; ■. 2. Method as specified in claim 1, characterized in that the redundant bits S - Sl used for the frame synchronization form a coherent synchronization word (SB) which is ■' <//' placed before the N information bits, and that the location identification of the synchronization word is used for speed equalization in the overall bit stream when there is no strict bit synchronism between the multiplex system and the transmission path, as the number of tombits in the case changes.

3. Method as stated in claim 1, characterized in that only one tooth bit is used (fig. 2).

4. Method as stated in claim 2, characterized in that the received data (A) is supplied in serial form to a shift register (SR) which contains at least as many storage cells as synchronization bits (SB) which are transferred per time multiplex frame, that the shift register (SR) is connected in parallel with a logic link (LOG) which only emits a control signal (T) when a synchronization word is stored in the shift register, that with the control signal (C) a gate (Gl) is partly opened, whereupon the received information bits (IB) are supplied to a receiver-multiplexer (EM) in a receiver-multiplex device, and a control stage (ST) is started which, in chronological order, sets the individual switching positions of the receiver-multiplexer (EM) (fig .3).

5. Method as stated in claim 1, characterized in that the data transmitted from a multiplexer (M) on the sending side is supplied to a transmitter transmission device (SU) via an error correction device (FECS) and via a transmitter synchronization device (SSY), and that where from the transmitter synchronization device (SSY) a frame clock signal is emitted to the multiplexer (M) and the error correction device (FECS) (Fig. 4).

6. Method as stated in claim 1, characterized in that the signals received with a transmission device (EU) arranged on the receiving side are supplied to a demultiplexer (DM) arranged on the receiving side via a synchronization device arranged on the receiving side (ESY) and a error correction device (FECÉ), and that a frame clock signal is emitted from the receiver synchronization device (ESY) to the demultiplexer (DM) and the receiver error correction device (FECE) (fig. 5).