NO321961B1

NO321961B1 - Data storage and processing of data, as well as methods for producing the same

Info

Publication number: NO321961B1
Application number: NO19992684A
Authority: NO
Inventors: Hans Gude Gudesen; Johan Carlsson; Goran Gustafsson; Geirr I Leistad; Per-Erik Nordal
Original assignee: Opticom As
Priority date: 1998-06-02
Filing date: 1999-06-02
Publication date: 2006-07-31
Also published as: NO992684D0; NO992684L

Description

Den foreliggende oppfinnelsen angår et datalagrings- og behandlingsapparat omfattende ROM- og/eller WORM- og/eller REWRITEABLE-minnemoduler og databehandlingsmoduler, hvor apparatet er anordnet på et substrat, hvor minne- og behandlingsmodulene er anordnet i et enkelt hovedsjikt eller flere stablede hovedsjikt på toppen av substratet, hvor minnemodulene og databehandlingsmodulene i hvert hovedsjikt kommuniserer gjennom viaer, overflate- eller kantforbindelser til andre hovedsjikt og med kretser anordnet på eller i substratet, og hvor apparatet omfatter aktive kretser med transistorer og/eller dioder for drift av apparatet. Oppfinnelsen angår også en fremgangsmåte til fremstilling av et datalagrings- og behandlingsapparat omfattende ROM- og/eller WORM- og/eller REWRITEABLE-minnemoduler og databehandlingsmoduler, hvor apparatet er anordnet på et substrat, hvor minne- og behandlingsmodulene er anordnet i et enkelt hovedsjikt eller flere stablede hovedsjikt på toppen av substratet, hvor minnemodulene og databehandlingsmodulene i hvert hovedsjikt kommuniserer gjennom viaer, overflate- eller kantforbindelser til andre hovedsjikt og med kretser anordnet på eller i substratet, hvor apparatet omfatter aktive kretser med transistorer og/eller dioder for å drive apparatet, og hvor minne- og The present invention relates to a data storage and processing device comprising ROM and/or WORM and/or REWRITEABLE memory modules and data processing modules, where the device is arranged on a substrate, where the memory and processing modules are arranged in a single main layer or several stacked main layers on the top of the substrate, where the memory modules and data processing modules in each main layer communicate through vias, surface or edge connections to other main layers and with circuits arranged on or in the substrate, and where the device includes active circuits with transistors and/or diodes for operating the device. The invention also relates to a method for manufacturing a data storage and processing device comprising ROM and/or WORM and/or REWRITEABLE memory modules and data processing modules, where the device is arranged on a substrate, where the memory and processing modules are arranged in a single main layer or several stacked main layers on top of the substrate, where the memory modules and data processing modules in each main layer communicate through vias, surface or edge connections to other main layers and with circuits arranged on or in the substrate, where the device includes active circuits with transistors and/or diodes to drive the device , and where memory and

databehandlingsmodulene er anordnet ved å avsette hovedsj iktene og de funksjonelle undersjikt deri i påfølgende trinn the data processing modules are arranged by depositing the main layers and the functional sub-layers therein in subsequent steps

Oppfinnelsen angår spesielt et apparat for datalagring med et tredimensjonalt skalerbart ettlags og flerlags minne- og databehandlingsmoduler og apparater og som enda mer spesielt er basert på ROM og/eller WORM eller REWRITEABLE-blokker adressert i et passivt matriseopplegg. The invention relates in particular to an apparatus for data storage with a three-dimensionally scalable single-layer and multi-layer memory and data processing modules and devices and which is even more particularly based on ROM and/or WORM or REWRITEABLE blocks addressed in a passive matrix arrangement.

Den foreliggende søknad krever prioritet fra norsk patent nr. 308149 med tittelen "Skalerbar integrert databehandlingsinnretning", som er overdratt til nærværende søker og som det her i tillegg skal henvises til. Denne skalerbare, integrerte databehandlingsinnretning, spesielt en mikrodatamaskin, omfatter en prosesseringsenhet med én eller flere prosessorer og en lagringsenhet med ett eller flere minner. Databehandlingsinnretningen er anordnet på en bærer i substrat og omfatter innbyrdes tilstøtende, hovedsakelig parallelle sjikt stablet på hverandre. Prosesseringsenheten og lagringsenheten er hver anordnet i en eller flere slike sjikt og/eller i sjikt dannet med et valgt antall prosessorer og minner i valgte kombinasjoner. I hvert sjikt er det anordnet horisontalt ledende strukturer som utgjør innvendige elektriske forbindelser i lagene og i tillegg omfatter hvert sjikt ytterligere ledende strukturer som skaffer elektriske forbindelser til andre lag og til utsiden av databehandlingsinnretningen. Disse ytterligere strukturer i et lag er anordnet på minst en sidekant av laget som elektriske kantforbindelser og/eller foretrukket som vertikalt ledende strukturer som danner elektrisk forbindelse i tverretningen til laget og perpendikulært på dets plan for å kontaktere elektrisk ledende strukturer i andre lag. Spesielt kan lagene være dannet med en rekke undersjikt fremstilt av tynnfilmmaterialer. Noen eller samtlige lag eller undersjikt kan også fremstilles med både organiske eller uorganiske tynnsjiktmaterialer. En foretrukket utførelse av databehandlingsinnretningen i henhold til prioritetssøknaden er vist på fig. 1. Fordelaktig er her prosessorer og minner, det siste f.eks. RAM tilordnet til prosessorene, anordnet i ett og samme lag. Et prosessorgrensesnitt 3 med en I/O grensesnitt 8 er anordnet på et substrat 5 og over prosessorgrensesnittet følger et prosessorsjikt P| med en eller flere prosessorer. Både prosessorgrensesnittet 3 og prosessorlaget Pi kan som de laveste lag i databehandlingsinnretningen og tilstøtende substrater realiseres i konvensjonelle, dvs. silisiumbaserte teknologier. Over prosessorlaget Pi er det anordnet et første minnelag som kan konfigureres med en eller flere RAM 6 tilordnet prosessorene 5 i det underliggende prosessorlag Pj. På fig. 1 er imidlertid de enkelte RAM 6 i minnelaget M] spesielt fremhevet. På den annen side er det vist hvordan minnene i minnelaget Mi kan være direkte forbundet med det underliggende prosessorlag Pi via busser 7, idet den stablede konfigurasjon gjør at slike busser 7 kan være anordnet i et stort antall ved å organiseres som vertikalt ledende strukturer, mens konfigurasjonen lag på lag tillater at et stort antall slike bussforbindelser kan være anordnet mellom prosessorlaget Pj og gjennom minnelaget Mi og i tillegg med korte signalveier. Det vil innses at den sidestilte anordning i en overflate til sammenligning ville kreve lengre forbindelser og følgelig lengre overføringstider. Videre omfatter databehandlingsinnretningen som vist kombinert i minne- og prosessorsjiktet MPj, MP2, MP3 anordnet med prosessorer som er innbyrdes forbundet og til prosessorgrensesnittet 3 via den samme prosessorbuss 4. Alle de kombinerte minne- og prosessorsjikt MP omfatter en eller flere prosessorer 5 og en eller flere RAM 6. Over de kombinerte minne- og prosessorsjikt MP er det anordnet et minnegrensesnitt 1 med et I/O grensesnitt 9 til eksterne enheter og over minnegrensesnittet 1 følger minnesjiktet M2, M3 i så stort antall som ønsket og realisert som masselagre til databehandlingsinnretningen. Disse minnelag M2, M3 etc. er i sin tur forbundet med minnegrensesnittet 1 via minnebusser realisert som vertikalt ledende strukturer 2 gjennom lagene M2, M3,.... The present application claims priority from Norwegian patent no. 308149 entitled "Scalable integrated data processing device", which has been transferred to the present applicant and to which reference must also be made here. This scalable, integrated data processing device, in particular a microcomputer, comprises a processing unit with one or more processors and a storage unit with one or more memories. The data processing device is arranged on a carrier in substrate and comprises mutually adjacent, mainly parallel layers stacked on top of each other. The processing unit and the storage unit are each arranged in one or more such layers and/or in layers formed with a selected number of processors and memories in selected combinations. In each layer, there are arranged horizontally conductive structures that make up internal electrical connections in the layers and in addition each layer includes further conductive structures that provide electrical connections to other layers and to the outside of the data processing device. These additional structures in a layer are arranged on at least one side edge of the layer as electrical edge connections and/or preferably as vertically conductive structures forming an electrical connection in the transverse direction of the layer and perpendicular to its plane to contact electrically conductive structures in other layers. In particular, the layers may be formed with a number of sublayers made of thin film materials. Some or all layers or sub-layers can also be produced with both organic or inorganic thin-layer materials. A preferred embodiment of the data processing device according to the priority application is shown in fig. 1. Processors and memories are advantageous here, the latter e.g. RAM assigned to the processors, arranged in one and the same layer. A processor interface 3 with an I/O interface 8 is arranged on a substrate 5 and above the processor interface follows a processor layer P| with one or more processors. Both the processor interface 3 and the processor layer Pi, as the lowest layers in the data processing device and adjacent substrates, can be realized in conventional, i.e. silicon-based, technologies. Above the processor layer Pi, a first memory layer is arranged which can be configured with one or more RAM 6 assigned to the processors 5 in the underlying processor layer Pj. In fig. 1, however, the individual RAMs 6 in the memory layer M] are particularly highlighted. On the other hand, it is shown how the memories in the memory layer Mi can be directly connected to the underlying processor layer Pi via buses 7, as the stacked configuration means that such buses 7 can be arranged in a large number by being organized as vertically conducting structures, while the layer-on-layer configuration allows a large number of such bus connections to be arranged between the processor layer Pj and through the memory layer Mi and in addition with short signal paths. It will be appreciated that the juxtaposed device in a surface would require longer connections and consequently longer transmission times by comparison. Furthermore, the data processing device as shown combined in the memory and processor layer MPj, MP2, MP3 comprises processors which are interconnected and to the processor interface 3 via the same processor bus 4. All the combined memory and processor layers MP comprise one or more processors 5 and one or more RAM 6. Above the combined memory and processor layer MP, a memory interface 1 with an I/O interface 9 to external devices is arranged and above the memory interface 1 follows the memory layer M2, M3 in as large a number as desired and realized as mass storage for the data processing device. These memory layers M2, M3 etc. are in turn connected to the memory interface 1 via memory buses realized as vertically conductive structures 2 through the layers M2, M3,...

Den integrerte databehandlingsinnretning har en skalerbar arkitektur slik at den i prinsippet kan konfigureres med tilnærmet ubegrenset prosessor- og minnekapasitet. Spesielt kan databehandlingsinnretningen implementere forskjellige former av skalerbare, parallelle arkitekturer integrert med optimal interkonnektivitet i tre dimensjoner. The integrated data processing device has a scalable architecture so that it can in principle be configured with virtually unlimited processor and memory capacity. In particular, the computing device can implement various forms of scalable, parallel architectures integrated with optimal interconnectivity in three dimensions.

I tillegg til å omfatte randomaksessminner, vil lagringsenheten i databehandlingsinnretningen omfatte minner i form av ROM, WORM eller REWRITEABLE eller kombinasjoner av slike. In addition to comprising random access memories, the storage unit in the data processing device will comprise memories in the form of ROM, WORM or REWRITEABLE or combinations thereof.

Den foreliggende oppfinnelse viser spesielt hvordan den tredimensjonale skalerbare ett- og flerlags minne- og databehandlingsmoduler kan implementeres med arkitekturer og behandlingsmetoder som gjør dem egnet til anvendelse i en skalerbar integrert databehandlingsinnretning av den ovennevnte art, men ikke nødvendigvis begrenset til denne. The present invention shows in particular how the three-dimensional scalable single and multi-layer memory and data processing modules can be implemented with architectures and processing methods that make them suitable for use in a scalable integrated data processing device of the above-mentioned kind, but not necessarily limited to this.

Den kjente teknikk skal nå kort omtales. The known technique will now be briefly discussed.

Publisert internasjonal patentsøknad WO95/09438 (Zawracki & al., overdratt til Kopin Corp.) viser en integrert kretsinnretning i form av en flerlagsstruktur, spesielt en mikroprosessor delt i funksjonelle blokker så som en aritmetisk enhet, kontrollenhet, minneelementer etc, fabrikkert på den samme eller i separate halvlederbrikker og deretter stablet. De funksjonelle blokker i kretsinnretningen er delt i seksjoner, med en seksjon anordnet på en bulkbrikke og de resterende seksjoner på en overliggende tynnfilm med komponenter elektrisk forbundet gjennom et mellomliggende, isolerende lag. Kretsinnretningen omfatter halvlederlag både i bulk og tynnfilm, hvor kretselementene kan dannes i det uorganiske halvlederbulkmateriale, eller som sammensatte strukturer som innbefatter både silisiummateriale i bulk og/eller tynnfilm av galliumarsenid. De forskjellige lag i kretsinnretningen kan stables ved å fabrikkere hvert kretslag i en separat brikke av tynnfilmmateriale og deretter å overføre lagene til stabelen og benytte separate mellomkoblinger, som strekker seg vertikalt gjennom de isolerende lag, som skiller hvert kretslag i stabelen. I en foretrukket utførelse er kretsinnretningen realisert som en volumetrisk prosessorinnretning med mikroprosessor og RAM i separate og interfolierte, stablede lag med vertikale forbindelser dannet av metalliske viaer som strekker seg gjennom lagene. Imidlertid gir Zawracki & al. ingen antydning om og hvordan minnemoduler av f.eks. typene ROM eller WORM skal implementeres, og den forutsatte struktur av kretsinnretningen er ikke egnet til å realisere minnemoduler med passive, matriseadresserbare minneelementer. Published International Patent Application WO95/09438 (Zawracki & al., assigned to Kopin Corp.) shows an integrated circuit device in the form of a multilayer structure, in particular a microprocessor divided into functional blocks such as an arithmetic unit, control unit, memory elements, etc., fabricated on the same or in separate semiconductor chips and then stacked. The functional blocks in the circuitry are divided into sections, with one section arranged on a bulk chip and the remaining sections on an overlying thin film with components electrically connected through an intermediate, insulating layer. The circuit device includes semiconductor layers both in bulk and thin film, where the circuit elements can be formed in the inorganic semiconductor bulk material, or as composite structures that include both silicon material in bulk and/or thin film of gallium arsenide. The different layers of the circuit device can be stacked by fabricating each circuit layer in a separate chip of thin film material and then transferring the layers to the stack and using separate interconnects, which extend vertically through the insulating layers, which separate each circuit layer in the stack. In a preferred embodiment, the circuit device is realized as a volumetric processor device with microprocessor and RAM in separate and interleaved, stacked layers with vertical connections formed by metallic vias extending through the layers. However, Zawracki et al. no hint about and how memory modules of e.g. the types ROM or WORM are to be implemented, and the assumed structure of the circuitry is not suitable for realizing memory modules with passive, matrix-addressable memory elements.

US patent nr. 5714768 (Ovshinsky & al.) viser i alt vesentlig en kombinasjon av et minne i en logisk prosesseringsinnretning, idet minnet er anordnet som en eller flere minnegrupper avsatt på toppen av den logiske prosesseringsinnretning. Hver minnegruppe er dannet av minneceller anordnet i en matrise og adresserbar over bit- og ordlinjer, som danner adresseringselektrodene til minnecellene som er vist som separate funksjonelle enheter. Spesielt er minnecellene realisert med et minnemateriale som kan forandre elektrisk fase og er basert på uorganiske komponenter av kalkogenider, som kan avsettes ved US patent no. 5714768 (Ovshinsky & al.) essentially shows a combination of a memory in a logical processing device, the memory being arranged as one or more memory groups deposited on top of the logical processing device. Each memory group is formed by memory cells arranged in a matrix and addressable over bit and word lines, which form the addressing electrodes of the memory cells which are shown as separate functional units. In particular, the memory cells are realized with a memory material that can change electrical phase and are based on inorganic components of chalcogenides, which can be deposited by

lavtemperatursavsetningsprosesser. low temperature deposition processes.

Avanserte DRAM demonstrasjonsbrikker er for øyeblikket tilgjengelig som Advanced DRAM demonstration chips are currently available as

1 gigabit (Gbit) -moduler basert på en 0,18 jxm prosess over et brikkeareal på 570 mm<2>. Den konvensjonelle éntransistors DRAM-celle krever et areal på omtrent 70A,<2> (hvor X er den minimale størrelse for et enkelt trekk) selv om prosesseringstrick kan reduser dette signifikant (40%). Imidlertid kan søyle-og kolonnedekodere, drivere, kontrollforsterker og feltkorreksjonslogikk ikke dele det samme silisiumområde og utgjør en vesentlig andel av DRAM-brikkearealet. Enda viktigere, eksisterende DRAM-konstruksjoner har til dags dato ikke vist seg skalerbare til en stablet tredimensjonal arkitektur. Ut ifra deres konstruksjon er høytetthets-DRAM også uegnet som ROM-minner. Den konvensjonelle NELLER-portbasert ROM krever en nominal celle på 70Å,<2> (selv om den igjen kan reduseres ved prosesseringstiltak) hvilket begrenser tetthetene til <10<8> bits/cm<2> selv under de mest aggressive litografiske betingelser. Høyere tettheter kan bare oppnås ved bruk av både tette metallkonstruksjoner (minimal metalllinjebredde) koblet med tredimensjonal integrasjon. Teknisk og kommersielt levedyktige innretninger av denne type har ennå ikke latt seg realisere, selv om den enorme kommersielle potensial har ført til en stor F&U-innsats i elektronikkindustrien, hvilket over tid har avfødt en omfangsrik patentlitteratur. 1 gigabit (Gbit) modules based on a 0.18 jxm process over a chip area of 570 mm<2>. The conventional one-transistor DRAM cell requires an area of about 70A,<2> (where X is the minimum size for a single move) although processing tricks can reduce this significantly (40%). However, bar and column decoders, drivers, control amplifiers and field correction logic cannot share the same silicon area and constitute a significant proportion of the DRAM chip area. More importantly, existing DRAM designs to date have not proven scalable to a stacked three-dimensional architecture. Based on their construction, high-density DRAMs are also unsuitable as ROM memories. The conventional NELLER gate-based ROM requires a nominal cell of 70Å,<2> (although again this can be reduced by processing measures) which limits densities to <10<8> bits/cm<2> even under the most aggressive lithographic conditions. Higher densities can only be achieved by using both dense metal structures (minimum metal line width) coupled with three-dimensional integration. Technically and commercially viable devices of this type have not yet been realized, although the enormous commercial potential has led to a large R&D effort in the electronics industry, which over time has spawned a voluminous patent literature.

3D datala<g>rin<g>: Stabling av tynne minnesjikt på toppen av hverandre for å oppnå høye volumetriske arealtettheter har vært forsøkt ved å benytte f.eks. lift-off-metoder for uorganiske tynnfilmkretser. Imidlertid har den kjente teknikk ført til konstruksjoner som har vist seg å være for kompliserte eller for kostbare til å ha en kommersiell effekt. I US patent nr. 5 375 085, "Three dimensional ferroelectric integrated circuit without insulation layer between memory layers", B.E. Gnade & al. er det vist en lagdelt, passivt adressert minnestabel basert på et ferroelektrisk minnemateriale. Imidlertid er det ikke gitt noen konkret informasjon, spesielt i relasjon til prosesserbarheten i multiple lag av nivåer, som viser hvordan komplette minneinnretninger kan utføres og som innbefatter alle nødvendige aktive hjelpekretser. En rekke patentsøknader innbefatter stablingen av minnesjiktet i tynnfilm, og som er relevante for den foreliggende oppfinnelse, er inngitt av den foreliggende søker. Disse innbefatter de norske patenter nr. 310899, nr. 307360, 312798, 307359 og det ovennevnte patent nr. 308149. 3D computer la<g>rin<g>: Stacking of thin memory layers on top of each other to achieve high volumetric areal densities has been attempted by using e.g. lift-off methods for inorganic thin film circuits. However, the prior art has led to constructions that have proven to be too complicated or too expensive to have a commercial effect. In US patent no. 5,375,085, "Three dimensional ferroelectric integrated circuit without insulation layer between memory layers", B.E. Gnade & al. a layered, passively addressed memory stack based on a ferroelectric memory material is shown. However, no concrete information has been provided, especially in relation to the processability in multiple layers of levels, showing how complete memory devices can be implemented and which include all necessary active auxiliary circuits. A number of patent applications include the stacking of the memory layer in thin film, and which are relevant to the present invention, have been filed by the present applicant. These include the Norwegian patents no. 310899, no. 307360, 312798, 307359 and the above-mentioned patent no. 308149.

Tettliggende metalliseringer: Passiv matriseadressering gir en tetthet svarende til en enhetscelleareal på omtrent 4A,2. Dense metallizations: Passive matrix addressing provides a density equivalent to a unit cell area of approximately 4A.2.

Det foreligger en rekke patenter hvor ROM-innretninger benytter passiv adresseringsopplegg i passiv matrise, f.eks. US patent nr. 4 099 260, D.N. Lynes et al.: "Bipolar read-only-memory unit håving self-isolating bit-lines"; U.S. Pat.4,400,713 av K.G. Bauge og P.B. Mollier: "Matrix array of semiconducting elements"; U.S. Pat. 5,170,227, M. Kaneko og K. Noguchi: "Mask ROM håving monocrystalline silicon conductors"; U.S. Pat. 5,464,989, S. Mori & al.: "Mask ROM using tunnel current detection to store data and a method of manufacturing thereof'; U.S. Pat. 5,811,337, J. Wen: "Method of fabricating a semiconductor read-only memory device for permanent storage of multilevel coded data" og PCT patentsøknad W096/41381, F. Gonzalez & al.: "A stack/trench diode for use with a multistate material in a non-volatile memory cell". Imidlertid baserer slike opplegg seg uttrykkelig på tradisjonell prosessering av silisiumskiver, og innbefatter f.eks. varmebehandling, implanterings- og etseprosedyrer som er inkompatible med hensikten ved den foreliggende oppfinnelse, dvs. lav kostnad og opsjonell lagring av data i flere nivåer. There are a number of patents where ROM devices use a passive addressing scheme in a passive matrix, e.g. US Patent No. 4,099,260, D.N. Lynes et al.: "Bipolar read-only-memory unit harvesting self-isolating bit-lines"; U.S. Pat. 4,400,713 of K.G. Bauge and P.B. Mollier: "Matrix array of semiconducting elements"; U.S. Pat. 5,170,227, M. Kaneko and K. Noguchi: "Mask ROM roving monocrystalline silicon conductors"; U.S. Pat. 5,464,989, S. Mori & al.: "Mask ROM using tunnel current detection to store data and a method of manufacturing thereof'; U.S. Pat. 5,811,337, J. Wen: "Method of fabricating a semiconductor read-only memory device for permanent storage of multilevel coded data" and PCT patent application W096/41381, F. Gonzalez & al.: "A stack/trench diode for use with a multistate material in a non-volatile memory cell". However, such schemes are expressly based on traditional processing of silicon wafers, and include, for example, heat treatment, implantation and etching procedures that are incompatible with the purpose of the present invention, i.e. low cost and optional multi-level data storage.

Den ovennevnte anførte US patent nr. 5 375 085 viser innretninger basert på passiv matriseadressering, men begrenset til det spesielle tilfelle ferroelektriske minnematerialer. De ferroelektriske minnematerialer som er henvist til som eksempel i dette patent har imidlertid vist seg uegnet i minneopplegg basert på en enkel passiv matriseadressering på grunn av tap av polarisasjon i uvalgte celler på grunn av gjentatt partiell svitsjing. En- og totransistors ferroelektriske RAM (FERAM) -innretninger unngår dette problemet, men har ikke vært benyttet til enkel skalering i 3D-skalering. The above cited US Patent No. 5,375,085 shows devices based on passive array addressing, but limited to the special case of ferroelectric memory materials. However, the ferroelectric memory materials referred to as an example in this patent have proven unsuitable in memory schemes based on simple passive matrix addressing due to loss of polarization in unselected cells due to repeated partial switching. One- and two-transistor ferroelectric RAM (FERAM) devices avoid this problem, but have not been used for simple scaling in 3D scaling.

I US patent nr. 5 441 907, "Process for manufacturing a plug-diode mask ROM", H-C. Sung og L. Chen, viser en passiv matriseadressert ROM hvor binære data kodes i hvert krysningspunkt i matrisen ved nærvær eller fravær av en diodeforbindelse. Imidlertid angår fremgangsmåten som beskriver fabrikasjon av innretninger i henhold til dette omtalte patent en rekke høytemperaturtrinn, innbefattet endelig utgløding, noe som utelukker konstruksjon av flersjiktinnretninger og bruken av billige lavtemperaturkompatible materialer. In US Patent No. 5,441,907, "Process for manufacturing a plug-diode mask ROM", H-C. Sung and L. Chen, show a passive matrix-addressed ROM where binary data is encoded at each junction of the matrix by the presence or absence of a diode junction. However, the method describing the fabrication of devices according to this cited patent involves a series of high-temperature steps, including final annealing, which precludes the construction of multilayer devices and the use of cheap low-temperature compatible materials.

Tynnsiikts- ROM- innretninger: I GB patent nr. 2 066 566 "Amorphous diode and ROM or EEPROM device utilizing same", S.H. Holmberg og R.A. Flasck er det vist tynnsjiktminneinnretninger basert på fluorholdige amorft silisium. Thin-film ROM devices: In GB patent no. 2 066 566 "Amorphous diode and ROM or EEPROM device utilizing same", S.H. Holmberg and R.A. Flasck, thin-film memory devices based on fluorine-containing amorphous silicon have been shown.

I US patent nr. 5 272 370 "Thin-fllm ROM devices and their manufacture", LD. French er det vist en ROM-innretning basert på tynnsjiktminneceller i et arrangement med adressering i passiv matrise. Vekten er uttrykkelig lagt på flernivås (dvs. flerbits) datalagring i hver minnecelle ved å anordne flerlags strukturer som kan selekteres individuelt for hver minnecelle. In US Patent No. 5,272,370 "Thin-fllm ROM devices and their manufacture", LD. French has shown a ROM device based on thin-layer memory cells in an arrangement with passive matrix addressing. Emphasis is expressly placed on multi-level (ie multi-bit) data storage in each memory cell by arranging multi-layer structures that can be selected individually for each memory cell.

Det er en hovedhensikt med den foreliggende oppfinnelse å skaffe arkitekturer og tekniske løsninger hvor et tett bitcellemønster i to dimensjoner kan inkorporeres i tredimensjonale lagringsstrukturer ved bruk av lett implementerbare og billige fremstillingsteknikker. It is a main purpose of the present invention to provide architectures and technical solutions where a dense bit cell pattern in two dimensions can be incorporated into three-dimensional storage structures using easily implementable and cheap manufacturing techniques.

Det er en ytterligere hensikt med den foreliggende oppfinnelse å skaffe RAM, WORM og RE WRITE AB LE minneinnretninger med kort randomaksesstid, høye dataoverføringsrater og lavt effektforbruk. I det foreliggende dokument skal begrepet "REWRITEABLE"benyttes i forbindelse med minneceller hvor informasjon som er blitt lagret kan utskiftes med ny informasjon gjennom en erase/write eller en direkte overskrivingsoperasjon. Avhengig av applikasjonen, kan denne operasjonen gjentas bare en gang, eller gjentas flere ganger. It is a further purpose of the present invention to provide RAM, WORM and RE WRITE AB LE memory devices with short random access time, high data transfer rates and low power consumption. In the present document, the term "REWRITEABLE" shall be used in connection with memory cells where information that has been stored can be replaced with new information through an erase/write or a direct overwrite operation. Depending on the application, this operation may be repeated only once, or repeated several times.

Det er også en ytterligere hensikt med den foreliggende oppfinnelse å skaffe integrerte datalagrings- og prosesseringsinnretninger hvor minnestrukturene og komponentarkitekturene kan frembringes i meget tette konstruksjoner kjennetegnet av korte, sterkt parallelliserte innbyrdes koblingsveier i to og tre dimensjoner. It is also a further purpose of the present invention to provide integrated data storage and processing devices where the memory structures and component architectures can be produced in very dense constructions characterized by short, highly parallelized interconnection paths in two and three dimensions.

Endelig er det også en hensikt med oppfinnelsen å skaffe en fabrikasjonsmetode for et datalagrings- og prosesseringsapparat basert på lavtemperaturkompatible prosesser og materialer som er egnet herfor. Finally, it is also a purpose of the invention to provide a manufacturing method for a data storage and processing device based on low-temperature compatible processes and materials that are suitable for this.

De ovennevnte hensikter og fordeler oppnås i henhold til oppfinnelsen med et datalagrings- og behandlingsapparat som er kjennetegnet ved at hvert hovedsjikt av en minnemodul eller databehandlingsmodul omfatter en stabel av funksjonelle undersjikt, idet hvert funksjonelt undersjikt realiserer en eller flere spesifikke krets funksjoner, at i det minste noen av de aktive kretser er anordnet i hovedsjiktet eller hovedsj iktene, og at i det minste noen av de funksjonelle sjikt omfatter kombinasjoner av lavtemperaturkompatible organiske tynnfilmmaterialer og lavtemperaturkompatibelt prosesserte, uorganiske tynnfilmmaterialer. The above purposes and advantages are achieved according to the invention with a data storage and processing device which is characterized in that each main layer of a memory module or data processing module comprises a stack of functional sub-layers, each functional sub-layer realizing one or more specific circuit functions, that in at least some of the active circuits are arranged in the main layer or main layers, and that at least some of the functional layers comprise combinations of low-temperature-compatible organic thin-film materials and low-temperature-compatible processed, inorganic thin-film materials.

I en fordelaktig utførelse av apparatet i henhold til oppfinnelsen omfatter minst ett av hovedsjiktene minnemoduler med passive, matriseadresserbare minneelementer definert i et minnemateriale i krysningene mellom elektrodene i et første sett av parallelle elektroder anordnet på overflaten av minnematerialet og et annet sett av parallelle elektroder anordnet på den motsatt overflate av minnematerialet og i kryssende relasjon til det første sett av elektroder, idet minneelementene er realisert som ikke-lineære impedanselementer ved krysningene, og minneelementene for å forbedre sin adressabilitet hver er anordnet med en logisk verdi gitt av en elektrisk impedansparameter for minnematerialet mellom de kryssende elektroder. Foretrukket er da de ikke-lineære impedanselementer likerettende dioder fremstilt av et av de følgende materialer, nemlig silisium, galliumarsenid eller germanium på amorf form, polykrystallinsk form, mikrokrystallinsk form, bulkform eller prosessdefinert énkrystallform, eller organiske, halvledende materialer innbefattet molekyler, oligomerer eller polymerer eller kombinasjoner derav, eller tynnfilmtransistorer fremstilt av en av de følgende materialer, nemlig silisium, galliumarsenid eller germanium på amorf form, polykrystallinsk form, mikrokrystallinsk form, bulkform, eller prosessdefinert énkrystallform; eller organiske, halvledende materialer innbefattende molekyler, oligomerer eller polymerer eller kombinasjoner derav. In an advantageous embodiment of the device according to the invention, at least one of the main layers comprises memory modules with passive, matrix-addressable memory elements defined in a memory material in the junctions between the electrodes in a first set of parallel electrodes arranged on the surface of the memory material and a second set of parallel electrodes arranged on the opposite surface of the memory material and in crossing relation to the first set of electrodes, the memory elements being realized as non-linear impedance elements at the crossings, and the memory elements to improve their addressability each being arranged with a logical value given by an electrical impedance parameter of the memory material between the crossing electrodes. Preference is then given to the non-linear impedance element rectifying diodes made from one of the following materials, namely silicon, gallium arsenide or germanium in amorphous form, polycrystalline form, microcrystalline form, bulk form or process-defined single crystal form, or organic, semi-conducting materials including molecules, oligomers or polymers or combinations thereof, or thin film transistors made from any of the following materials, namely silicon, gallium arsenide or germanium in amorphous form, polycrystalline form, microcrystalline form, bulk form, or process defined single crystal form; or organic semiconducting materials including molecules, oligomers or polymers or combinations thereof.

I apparatet i henhold til oppfinnelsen er foretrukket en rekke gjennomgående elektriske ledere eller viaer som skaffer strøm og signalforbindelser mellom hovedsjiktene og mellom de sistnevnte og substratet, fordelt sideveis i et trinnvis forskjøvet arrangement. In the device according to the invention, a number of continuous electrical conductors or vias which provide current and signal connections between the main layers and between the latter and the substrate, distributed laterally in a stepwise staggered arrangement, is preferred.

I apparatet i henhold til oppfinnelsen omfatter minst ett hovedsjikt doble, passive, matriseadresserbare minnemoduler i separate undersjikt, idet en overliggende og en underliggende minnemodul deler ett sett av rad- eller søyleelektroder. In the device according to the invention, at least one main layer comprises double, passive, matrix-addressable memory modules in separate sub-layers, an overlying and an underlying memory module sharing one set of row or column electrodes.

I apparatet i henhold til oppfinnelsen, hvor det er anordnet mer enn ett lag, omfatter foretrukket minst to av lagene felles rad- eller søyledrivelektronikk så vel som valgfri deteksjonselektronikk forbundet dermed gjennom felles ledninger. In the device according to the invention, where more than one layer is arranged, preferably at least two of the layers comprise common row or column drive electronics as well as optional detection electronics connected thereby through common wires.

I en annen fordelaktig utførelse av apparatet i henhold til oppfinnelsen, hvor mer enn ett hovedsjikt er anordnet, omfatter hvert hovedsjikt mer enn en minnemodul, idet minnemodulene er anordnet i form av sidestilte segmenter stablet på toppen av lignende segmenter i et underliggende hovedsjikt for å danne to eller flere sidestilte stabler på et felles substrat, og at en del av hvert segment i hver stabel er forbundet med et parti av substratet og kommuniserer elektrisk med kretser anordnet derpå eller deri. In another advantageous embodiment of the device according to the invention, where more than one main layer is arranged, each main layer comprises more than one memory module, the memory modules being arranged in the form of juxtaposed segments stacked on top of similar segments in an underlying main layer to form two or more juxtaposed stacks on a common substrate, and that a part of each segment in each stack is connected to a part of the substrate and communicates electrically with circuits arranged thereon or therein.

I en ytterligere fordelaktig utførelse av oppfinnelsen, hvor det er anordnet mer enn ett hovedsjikt, omfatter hvert hovedsjikt mer enn en minnemodul, idet minnemodulene er anordnet i form av sidestilte segmenter stablet på toppen av tilsvarende segmenter i et underliggende hovedsjikt i et trinnvis forskjøvet arrangement, slik at hver minnemodul i stabelen er anordnet trinnvis forskjøvet i relasjon til tilstøtende nabomoduler, og at en del av hvert segment i hver stabel er forbundet med et parti av substratet og kommuniserer elektrisk med kretser derpå eller deri. In a further advantageous embodiment of the invention, where more than one main layer is arranged, each main layer comprises more than one memory module, the memory modules being arranged in the form of juxtaposed segments stacked on top of corresponding segments in an underlying main layer in a staggered arrangement, so that each memory module in the stack is arranged stepwise offset in relation to adjacent neighboring modules, and that a part of each segment in each stack is connected to a part of the substrate and communicates electrically with circuits thereon or therein.

I forskjellige utførelsesvarianter av apparatet i henhold til oppfinnelsen er minst en av minnemodulene en masket ROM eller en mønstret ROM eller en WORM eller omfatter minneceller av typen REWRITEABLE. In different embodiments of the device according to the invention, at least one of the memory modules is a masked ROM or a patterned ROM or a WORM or comprises memory cells of the REWRITEABLE type.

I apparatet i henhold til oppfinnelsen er det også foretrukket at en eller flere av minnemodulene omfatter en kombinasjon av minst to forskjellige minnetyper i form av ROM, WORM eller REWRITEABLE integrert i minst ett hovedsjikt i en stabel. In the device according to the invention, it is also preferred that one or more of the memory modules comprise a combination of at least two different memory types in the form of ROM, WORM or REWRITEABLE integrated in at least one main layer in a stack.

I ennå en ytterligere fordelaktig utførelse i henhold til oppfinnelsen omfatter minst ett parti av substratet, som ligger under ett eller flere hovedsjikt på toppen derav, kretser som elektrisk forbundet med ett eller flere av hovedsjiktene. Det er da foretrukket at et parti av substratet som omfatter kretser, inneholder halvledermaterialer på dopet eller udopet form anordnet i bulk eller som tynnfilm anordnet på en passiv bærer, og at halvledermaterialene er valgt blant en eller flere av de følgende, nemlig silisium, galliumarsenid eller germanium på amorf form, polykrystallinsk form, mikrokrystallinsk form, bulkform eller prosessdefinert énkrystallform; eller organiske halvledermaterialer, innbefattet molekyler, oligomerer eller kombinasjoner derav. In yet another advantageous embodiment according to the invention, at least one part of the substrate, which lies under one or more main layers on top thereof, comprises circuits which are electrically connected to one or more of the main layers. It is then preferred that a part of the substrate comprising circuits contains semiconductor materials in doped or undoped form arranged in bulk or as a thin film arranged on a passive carrier, and that the semiconductor materials are selected from one or more of the following, namely silicon, gallium arsenide or germanium in amorphous form, polycrystalline form, microcrystalline form, bulk form or process-defined single crystal form; or organic semiconductor materials, including molecules, oligomers or combinations thereof.

Foretrukket er kretsen anordnet på substratet realisert med en eller flere av de følgende teknologier, nemlig CMOS, MOS eller PMOS. Preferably, the circuit arranged on the substrate is realized with one or more of the following technologies, namely CMOS, MOS or PMOS.

Foretrukket omfatter kretsene anordnet på eller i substratet en eller flere cacheminner i form av SRAM, DRAM og/eller ferroelektrisk RAM Preferably, the circuits arranged on or in the substrate comprise one or more cache memories in the form of SRAM, DRAM and/or ferroelectric RAM

(FERAM). (FERAM).

Fordelaktig omfatter kretsene anordnet på eller i substratet separat eller i kombinasjon prosessorer for deteksjon og korreksjon av feil og defekter i minnemodulene i hovedsjiktet eller -sjiktene, og/eller prosessorer for gjenoppbygging av defekte minnemoduler i hovedsjiktet eller -sjiktene, og/eller prosessorer for dynamisk gjenoppbygging av minnemoduler i hovedsjiktet eller hovedsjiktene for å optimere ytelse og levetider for minnemodulene. Advantageously, the circuits arranged on or in the substrate separately or in combination comprise processors for the detection and correction of errors and defects in the memory modules in the main layer or layers, and/or processors for the reconstruction of defective memory modules in the main layer or layers, and/or processors for dynamic rebuilding memory modules in the main layer or layers to optimize performance and lifetimes of the memory modules.

Foretrukket er det uorganiske materiale silisium, silisiumforbindelser, metall eller metallforbindelser eller kombinasjoner derav. Preference is given to the inorganic material silicon, silicon compounds, metal or metal compounds or combinations thereof.

Foretrukket er i apparatet i henhold til oppfinnelsen kretsene i hovedsjiktene helt realisert i tynnfilmteknologi. Preferably, in the device according to the invention, the circuits in the main layers are completely realized in thin film technology.

De ovennevnte hensikter og fordeler oppnås i henhold til oppfinnelsen med en fremgangsmåte som er kjennetegnet ved å avsette og prosessere sjiktene under termiske betingelser som unngår å utsette et allerede avsatt og prosessert underliggende sjikt eller sjikt for en statisk temperatur, som overskrider en verdi i temperaturområdet 150-450°C, eller dynamiske temperaturer som overskrider den transiente stabilitetsgrense for polymermaterialer, idet den transiente stabilitetsgrense er definert som mindre enn 500°C i et tidsrom på under 10 ms, eller prosessindusert kjemisk skade, idet materialene for sjiktene velges blant tynnfilmer av amorft, polykrystallinsk eller mikrokrystallinsk silisium eller germanium, oksider eller andre dielektriske materialer, og metaller eller kombinasjoner derav, og avsettes ved en av de følgende prosesser, nemlig sprøyting, pådamping, kjemisk dampfaseavsetning eller plasmaassistert kjemisk dampfaseavsetning, eller spinnbelegging; å prosessere et avsatt sjikt med en konvensjonell halvlederprosess kompatibel med de angitte termiske betingelser, idet den konvensjonelle halvlederprosess velges blant fotolitografi, våtetsing, tørretsing innbefattet reaktiv ione- eller plasmaetsing, kjemomekanisk polering, ioneimplantering og/eller kombinasjoner derav; å prosessere et avsatt sjikt ved transient oppvarming med en pulset laser eller partikkelstråler for å indusere krystallisering av avsatte amorfe filmer, kornforfining av avsatte filmer og innbefatting av aktivering av dopanter i disse; og å avsette molekylære oligomere eller polymere materialer for sjiktene ved en av de følgende prosesser, nemlig løsningsmiddelteknikker, pådamping, spruting eller andre vakuumbaserte teknikker, filmoverføringsteknikker, eller kombinasjoner derav. The above purposes and advantages are achieved according to the invention with a method which is characterized by depositing and processing the layers under thermal conditions that avoid exposing an already deposited and processed underlying layer or layers to a static temperature, which exceeds a value in the temperature range 150 -450°C, or dynamic temperatures that exceed the transient stability limit for polymer materials, the transient stability limit being defined as less than 500°C for a period of less than 10 ms, or process-induced chemical damage, the materials for the layers being chosen from thin films of amorphous , polycrystalline or microcrystalline silicon or germanium, oxides or other dielectric materials, and metals or combinations thereof, and is deposited by one of the following processes, namely spraying, vapor deposition, chemical vapor deposition or plasma-assisted chemical vapor deposition, or spin coating; processing a deposited layer with a conventional semiconductor process compatible with the indicated thermal conditions, the conventional semiconductor process being selected from among photolithography, wet etching, dry etching including reactive ion or plasma etching, chemomechanical polishing, ion implantation and/or combinations thereof; processing a deposited layer by transient heating with a pulsed laser or particle beams to induce crystallization of deposited amorphous films, grain refinement of deposited films and inclusion of activation of dopants therein; and depositing molecular oligomeric or polymeric materials for the layers by one of the following processes, namely solvent techniques, vapor deposition, spraying or other vacuum based techniques, film transfer techniques, or combinations thereof.

I en fordelaktig utførelse av fremgangsmåten i henhold til oppfinnelsen fremstilles silisiumbaserte tynnfilmkretser og transistorer i en lavtemperaturkompatibel prosess med bruk av en laserindusert krystallisering og dopantaktivering av tynnfilmtransistorene. In an advantageous embodiment of the method according to the invention, silicon-based thin-film circuits and transistors are produced in a low-temperature compatible process using a laser-induced crystallization and dopant activation of the thin-film transistors.

For å realisere en minnemodul som et matriseadresserbart minne med isolasjonsdioder, kan dette i en foretrukket utførelse av fremgangsmåten i henhold til oppfinnelsen gjøres ved å danne isolasjonsdiodene i en enten vertikal eller planar konfigurasjon ved å avsette direkte amorf, mikrokrystallinsk eller polykrystallinsk n- og p-type silisium- eller germaniumfilmer, og å avsette direkte halvledende organiske tynnfilmer av oligomer eller polymer, eller ved å danne isolasjonsdiodene ved laserindusert smelting og størkning av avsatte amorfe eller mikrokrystallinske filmer av uorganisk halvledende materiale av n- og p-typen direkte på underliggende, lavtemperaturkompatible enkeltsjikt. I det sistnevnte tilfelle er det foretrukket å beskytte det eller de underliggende sjikt fra å reagere med det smeltede halvledermateriale under en laserindusert krystallisering ved å anordne en diffusjonsbarriere av tynnfilm, og også da foretrukket å reagere et smeltet halvledermateriale med et underliggende sjikt for å danne en stabil elektrisk ledende forbindelse så som silisid. In order to realize a memory module as a matrix-addressable memory with isolation diodes, in a preferred embodiment of the method according to the invention this can be done by forming the isolation diodes in either a vertical or planar configuration by directly depositing amorphous, microcrystalline or polycrystalline n- and p- type of silicon or germanium films, and to directly deposit semiconducting organic thin films of oligomer or polymer, or by forming the isolation diodes by laser-induced melting and solidification of deposited amorphous or microcrystalline films of n- and p-type inorganic semiconducting material directly on underlying, low-temperature compatible single layer. In the latter case, it is preferred to protect the underlying layer(s) from reacting with the molten semiconductor material during a laser-induced crystallization by providing a thin film diffusion barrier, and also then preferred to react a molten semiconductor material with an underlying layer to form a stable electrically conductive compound such as silicide.

For å realisere en minnemodul som et matriseadresserbart minne med isolasjonsdioder kan dette i andre, foretrakkede utførelser av fremgangsmåten i henhold til oppfinnelsen gjøres ved å danne isolasjonsdiodene ved laserindusert smelting og størkning av avsatt amorf eller mikrokrystallinsk uorganisk film, og å danne en pn-overgang for diodene ved kompensasjonsdoping, idet pn-overgangen realiseres enten fra et avsatt sjikt på en underliggende metallisering eller fra såkalt autodoping ved å benytte legeringselementer i en passiv matrisemetallisering; eller ved å danne isolasjonsdiodene ved laserindusert smelting og størkning av en avsatt amorf eller mikrokrystallinsk, uorganisk film, og å danne en schottkybarrierediode med en underliggende metalliseringsstruktur eller en forbindelse dannet ved en reaksjon ved den underliggende metalliseringsstruktur. In order to realize a memory module as a matrix-addressable memory with isolation diodes, in other, preferred embodiments of the method according to the invention, this can be done by forming the isolation diodes by laser-induced melting and solidification of deposited amorphous or microcrystalline inorganic film, and forming a pn junction for the diodes by compensation doping, the pn transition being realized either from a deposited layer on an underlying metallization or from so-called autodoping by using alloy elements in a passive matrix metallization; or by forming the isolation diodes by laser-induced melting and solidification of a deposited amorphous or microcrystalline inorganic film, and forming a schottky barrier diode with an underlying metallization structure or a compound formed by a reaction at the underlying metallization structure.

I ytterligere foretrukkede utførelser av oppfinnelsen begrenses en laserindusert krystallisering innenfor et eksplosivt krystalliseirngsregime, slik at det bare er nødvendig med en transient smelting av filmens overflate og dannelse av selvforplantende væskefilm for å krystallisere det resterende volum av filmen, og isolasjonsstrukturene dannes fra høyresistive eller anisotrope kontaktmaterialer som benyttes som en isolasjonsdiode i vertikalretningen og et ikke-ledende mellomlags dielektrikum i horisontalretningen relativt til sjiktene. In further preferred embodiments of the invention, a laser-induced crystallization is limited within an explosive crystallization regime, so that only a transient melting of the film's surface and formation of self-propagating liquid film is required to crystallize the remaining volume of the film, and the insulating structures are formed from high-resistive or anisotropic contact materials which is used as an isolation diode in the vertical direction and a non-conductive intermediate layer dielectric in the horizontal direction relative to the layers.

I det sistnevnte tilfelle er det foretrukket å realisere både isolasjonsdioden og den ikke-ledende mellomlags dielektrikum ved en kjemisk eller termisk indusert modifikasjon av kontaktmaterialene, og den kjemiske eller termisk induserte modifikasjon finner sted henholdsvis ved autodoping av høyresistivitets amorft silisium og laserindusert krystallisering av høyresistivitets amorft silisium. In the latter case, it is preferred to realize both the insulating diode and the non-conductive interlayer dielectric by a chemically or thermally induced modification of the contact materials, and the chemically or thermally induced modification takes place respectively by autodoping of high-resistivity amorphous silicon and laser-induced crystallization of high-resistivity amorphous silicon.

Endelig kan i nok en ytterligere fordelaktig utførelse av fremgangsmåten i henhold til oppfinnelsen en minnemodul realiseres som et matriseadresserbart minne med isolasjonsdioder ved å danne en diode i romlig begrensede områder så som krysningene i en matrise og samtidig skaffe isolasjon i sideretningen mellom diodene ved hjelp av en selvjusterende prosess som begrenser dannelsen av pn-overganger til bare de romlig begrensede områder ved hjelp av en av de følgende prosesser, nemlig laserindusert krystallisering med modulasjon av absorbert laserenergi ved trekk i underliggende sjikt eller strukturer, laserindusert krystallisering med modulasjon av absorbert laserenergi ved antireflekterende eller reflekterende tynnfilmer, begrensning av kimdannelsen under laserindusert krystallisering til metallområder ved å kontrollere en dielektrisk mellomlagoverflate, bruk av underliggende lag eller strukturer benyttes som dopantkilder for diodejunksjonsdannelsen via eksplosiv krystallisasjon, eller selektiv kjemisk eller fysisk dampfaseavsetning av amorfe eller mikrokrystallinske filmer bevirket ved overflatemodifikasjon av en dielektriske mellomlagoverflate. Finally, in yet another advantageous embodiment of the method according to the invention, a memory module can be realized as a matrix addressable memory with isolation diodes by forming a diode in spatially limited areas such as the junctions in a matrix and at the same time providing isolation in the lateral direction between the diodes by means of a self-aligning process that limits the formation of pn junctions to only the spatially limited regions by means of one of the following processes, namely laser-induced crystallization with modulation of absorbed laser energy by features in underlying layers or structures, laser-induced crystallization with modulation of absorbed laser energy by antireflective or reflective thin films, limitation of nucleation during laser-induced crystallization to metal regions by controlling a dielectric interlayer surface, use of underlying layers or structures used as dopant sources for diode junction formation via explosive crystallization, or selective chemical or physical vapor phase deposition of amorphous or microcrystalline films effected by surface modification of a dielectric interlayer surface.

I fremgangsmåten i henhold til oppfinnelsen er det ansett fordelaktig å adskille de funksjonelle undersjikt med et planariserende dielektrisk sjikt dannet ved spinnbelegging eller andre avsetningsmetoder og kjemomekanisk polering, idet det dielektriske sjikt fremstilles av oligomer, polymer eller uorganisk materiale, og det er også sett fordelaktig å initiere den induserte krystallisering ved hjelp av rettede energikilder som ikke er lasere, herunder pulsede ione- og elektronstråler. In the method according to the invention, it is considered advantageous to separate the functional sublayers with a planarizing dielectric layer formed by spin coating or other deposition methods and chemomechanical polishing, the dielectric layer being produced from oligomer, polymer or inorganic material, and it is also considered advantageous to initiate the induced crystallization using directed energy sources other than lasers, including pulsed ion and electron beams.

Oppfinnelsen skal nå drøftes mer detaljert ved hjelp av utførelseseksempler og med henvisning til den vedføyde tegning, hvor The invention will now be discussed in more detail with the help of design examples and with reference to the attached drawing, where

fig. 1 viser en utførelse av en skalerbar integrert databehandlingsinnretning hvor den foreliggende oppfinnelse kan benyttes, fig. 1 shows an embodiment of a scalable integrated data processing device where the present invention can be used,

fig. 2 skjematiske opplegg for 1 GB ROM-minneinnretning i henhold til en utførelse av den foreliggende oppfinnelse, fig. 2 schematic layout for a 1 GB ROM memory device according to an embodiment of the present invention,

fig. 3 opplegget av rad/søyleadresseringslinjer i et par av minneplan i ROM på fig. 2, fig. 3 the arrangement of row/column addressing lines in a pair of memory planes in ROM in fig. 2,

fig. 4 et innbyrdes, trinnvis forskjøvet arrangement av stablede minneplan i ROM på fig. 2, fig. 4 a mutually staggered arrangement of stacked memory planes in the ROM of FIG. 2,

fig. 5 en kombinasjon av en rekke forskjøvede og stablede arrangementer av den art som er vist på fig. 4 i et multisegmentert, forskjøvet, stablet arrangement av minneplanet til ROM på fig. 2, fig. 5 a combination of a number of staggered and stacked arrangements of the kind shown in fig. 4 in a multi-segmented, staggered, stacked arrangement of the memory plane of the ROM of FIG. 2,

fig. 6 forskjøvede vertikale eller horisontale viaer for kobling gjennom eller tvers over minneplanet og for å forbinde de sistnevnte til underliggende kretser, fig. 6 staggered vertical or horizontal vias for connecting through or across the memory plane and for connecting the latter to underlying circuits,

fig. 7 en graf av aksesstid i forhold til antallet minneblokksegmenter, fig. 7 a graph of access time in relation to the number of memory block segments,

fig. 8 en graf av den gjennomsnittlige adresseringseffektbehov i forhold til den gjennomsnittlige blokkadresseringsstørrelse ved lesning, fig. 8 a graph of the average addressing power requirement in relation to the average block addressing size when reading,

fig. 9 vertikale dioder i et påslått og avslått minneelement i ROM, fig. 9 vertical diodes in an on and off memory element in ROM,

fig. 10 vertikale dioder som på fig. 9, men fremstilt med et selvjusterende og selvplanariserende prosess. fig. 10 vertical diodes as in fig. 9, but produced with a self-aligning and self-planarizing process.

En foretrukket utførelse i henhold til oppfinnelsen er realisert som en lagdelt struktur bygget på et énkrystall silisiumsubstrat som inneholder alle aktive elektroniske kretser. De sistnevnte kommuniserer med ett eller flere overliggende minnelag gjennom vias. Hvert minnelag inneholder lavtemperaturprosesserte dioder av typen ROM og/eller WORM og/eller REWRITABLE hvor en høy arealbittetthet oppnås ved bruk av passiv matriseadressering. Hvert minnelag utgjør en uavhengig enhet og krever ikke noen høytemperaturs eller kjemisk aggressiv prosessering som kan skade de underliggende strukturer under fremstilling. Således kan minnemodulen plasseres på toppen av den aktive, elektroniske kretsen i substratet og dermed spare plass på substratet og skaffe korte elektroniske forbindelser mellom de aktive kretser og minnemoduler. Videre kan minnekapasiteten økes ved å tilføye flere minnelag på toppen av det første, noe som gir en tredimensjonal stablet struktur med meget høy volumetrisk bittetthet. A preferred embodiment according to the invention is realized as a layered structure built on a single crystal silicon substrate which contains all active electronic circuits. The latter communicate with one or more overlying memory layers through vias. Each memory layer contains low-temperature processed diodes of the type ROM and/or WORM and/or REWRITABLE where a high areal bit density is achieved by using passive matrix addressing. Each memory layer constitutes an independent unit and does not require any high-temperature or chemically aggressive processing that could damage the underlying structures during manufacture. Thus, the memory module can be placed on top of the active electronic circuit in the substrate and thus save space on the substrate and provide short electronic connections between the active circuits and memory modules. Furthermore, the memory capacity can be increased by adding more memory layers on top of the first one, which gives a three-dimensional stacked structure with a very high volumetric bit density.

Innretninger som beskrevet ovenfor er godt egnet til "back-end"-behandling av minnemodulene hvor alle kretser på énkrystallsilisiumsubstratet først fremstilles ved hjelp av tradisjonell silisiumstøping. Den påfølgende avsetning av minnelaget eller minnelagene kan utføres i et separat anlegg, f.eks. hvis det er ønskelig å benytte materialer og prosesser i dette trinnet som kan utgjøre et forurensningsproblem for behandlingen av silisiumet. Devices as described above are well suited for "back-end" processing of the memory modules where all circuits on the single-crystal silicon substrate are first manufactured using traditional silicon casting. The subsequent deposition of the memory layer or memory layers can be carried out in a separate facility, e.g. if it is desirable to use materials and processes in this step which may pose a pollution problem for the treatment of the silicon.

Driver- og kontrollkretsene blir foretrukket fremstilt i en standard CMOS-prosess på énkrystallsilisiumsubstrat for å minimere kostnader og oppnå de ønskede høye dataoverføringsrater. ROM/WORM/REWRITEABLE -matrisene blir deretter dannet over det endelige metalliseringslag og koblet av viaene til de underliggende drivere. Diodene kan være uorganiske, f.eks. av amorft polykrystallinsk eller mikrokrystallinsk silisium eller de kan være basert på et organisk materiale så som en konjugert polymer eller oligomer. Den passive matriseadresseringsopplegg og den tredimensjonale arkitektur som benytter lavtemperaturdioder gir en dramatisk lagringsforbedring i forhold til alle eksisterende ROM, WORM, REWRITEABLE-løsninger, med bare marginale kostnader i forhold til den underliggende CMOS-krets. The driver and control circuits are preferably manufactured in a standard CMOS process on a single crystal silicon substrate to minimize costs and achieve the desired high data transfer rates. The ROM/WORM/REWRITEABLE arrays are then formed over the final metallization layer and connected by the vias to the underlying drivers. The diodes can be inorganic, e.g. of amorphous polycrystalline or microcrystalline silicon or they may be based on an organic material such as a conjugated polymer or oligomer. The passive matrix addressing scheme and the three-dimensional architecture using low-temperature diodes provide a dramatic storage improvement over all existing ROM, WORM, REWRITEABLE solutions, with only marginal costs compared to the underlying CMOS circuitry.

Vertikale mellomkoblinger som benyttet i apparatet i henhold til oppfinnelsen kan anta en rekke former. En er gjennomgående ledere over vias som i tilfellet av de korte avstander og store arealer som står til rådighet i det stablede konsept tillater høye dataoverføringshastigheter som nevnt ovenfor så vel som fleksible arkitekturer og kan innbefatte eksempelvis en forskjøvet anordning av vias som beskrevet mer detaljert i forbindelse med foretrukket utførelse nedenfor. Vertikale mellomkoblinger kan også oppnås med elektrisk leder i hvert lag som fører til kanten av det angjeldende lag, hvor de blottlegges og kan kobles elektrisk til tilsvarende blottlagte ledere i andre lag. Dette kan for eksempel gjøres lett ved en trinnvis utvidelse av kantene til de underliggende lag. En annen klasse av vertikale mellomforbindelser baserer seg på kontaktløs (ikke-galvanisk) kommunikasjon gjennom lagene. Dette er mulig på grunn av de lagdelte arkitekturer, dvs. kapasitiv, induktiv eller optisk kobling mellom kretser i forskjellige lag. Vertical intermediate connections as used in the device according to the invention can assume a number of forms. One is continuous conductors over vias which, in the case of the short distances and large areas available in the stacked concept, allow high data transfer rates as mentioned above as well as flexible architectures and may include, for example, a staggered arrangement of vias as described in more detail in connection with preferred design below. Vertical interconnects can also be achieved with electrical conductors in each layer leading to the edge of the relevant layer, where they are exposed and can be electrically connected to corresponding exposed conductors in other layers. This can, for example, be done easily by gradually expanding the edges of the underlying layers. Another class of vertical interconnections is based on contactless (non-galvanic) communication through the layers. This is possible due to the layered architectures, i.e. capacitive, inductive or optical coupling between circuits in different layers.

Med tanke på oversikt og konkretisering skal det gis en detaljert beskrivelse av oppfinnelsen nedenfor i tilknytning til foretrukket utførelse basert på lavtemperaturbehandlede ROM-matriser med poly-Si dioder anordnet i en stabel med fire dobbelte lag. Denne utførelsen kan lett utvides til WORM-minneapplikasjoner som benytter enten indusert eksplosiv krystallisering av amorfe dioder eller konduktansmodulasjon av organiske filmer mellom lagene, og til REWRITEABLE-minner ved å innbefatte høyfunksjonelle minnematerialer i minnematrisene. I den forbindelse kan det henvises til andre patentsøknader som er overdratt til den nærværende søker og anført i det foregående. With a view to overview and concretization, a detailed description of the invention shall be given below in connection with the preferred embodiment based on low-temperature processed ROM matrices with poly-Si diodes arranged in a stack with four double layers. This embodiment can be easily extended to WORM memory applications using either induced explosive crystallization of amorphous diodes or conductance modulation of organic films between the layers, and to REWRITEABLE memories by including high-performance memory materials in the memory matrices. In this connection, reference can be made to other patent applications which have been transferred to the present applicant and listed above.

Det skjematiske sjiktopplegg for et apparat med kapasitet 1 gigabyte (GB) i henhold til oppfinnelsen er vist på fig. 2. Raddemultipleksere og drivere, kontrollforsterkere og selvmultipleksere er implementert på en konvensjonell VLSI CMOS énkrystallbrikke som utgjør konstruksjonsbasis. Alle diode-ROM-sjikt er fremstilt etter fullførelsen av VLSI-kretsene etter en endelig dielektrisk avsetning og CMP-planarisering. The schematic layer arrangement for a device with a capacity of 1 gigabyte (GB) according to the invention is shown in fig. 2. Row demultiplexers and drivers, control amplifiers and self-multiplexers are implemented on a conventional VLSI CMOS single-crystal chip that forms the basis of construction. All diode ROM layers are fabricated after the completion of the VLSI circuits after a final dielectric deposition and CMP planarization.

Detaljene til VLSI CMOS-kretsene vil ikke bli behandlet bortsett fra i den utstrekning den spesifikt angår minneplanene. Driverne og kontrollforsterkerne er essensielt identiske med dem som benyttes i konvensjonelle DRAM-moduler og konstruksjonene kan overtas praktisk talt intakt. Raddriverinvertere må redimensjoneres for å oppta den høye kapasitansen til diode-ROM-konfigurasjonen og kontrollforsterkerne ville måtte modifiseres til lavere ladningshastigheter. The details of the VLSI CMOS circuits will not be covered except insofar as they specifically relate to the memory planes. The drivers and control amplifiers are essentially identical to those used in conventional DRAM modules and the constructions can be taken over practically intact. Row driver inverters would need to be resized to accommodate the high capacitance of the diode-ROM configuration and the control amplifiers would need to be modified for lower charge rates.

Minneplanene stables lagvis og hvert ROM-sjikt består av enkle rad/søylelinjer som krysser hverandre og potensialmessig er koblet av en vertikal diodestruktur, idet en binær 0 (eller 1) er angitt ved nærvær av dioden. Et samlet antall av 8 minneplan som hver innbefatter IO<9> bit er nødvendig for å gi en modul på 1GB. For å redusere det totale antall maskenivåer, er radlinjen delt av to minneplan, noe som reduserer hastigheten, men forenkler den samlede fremstilling. The memory planes are stacked in layers and each ROM layer consists of simple row/column lines that cross each other and are potentially connected by a vertical diode structure, with a binary 0 (or 1) being indicated by the presence of the diode. A total of 8 memory planes each containing IO<9> bits are required to provide a module of 1GB. To reduce the total number of mesh levels, the row line is divided by two memory planes, which reduces speed but simplifies the overall fabrication.

Det elektriske skjema for hvert par minneplan er vist på fig. 3. Straks en radadresse er låst (RAS), driver en sluttinverter i en radlinje til jord. Strøm går gjennom diodene fra søylelinjene (symmetrisk fra begge søylepar) og spenningsfallet på søylelinjen detekteres i parallell for alle søylelinjene. Etter lesning, settes radlinjen tilbake til VDD-potensialet og søylelinjene til deres hvilepotensiale (mellom jord og VDD- 0,7). Effekt- og hastighetsstraffen for det diodedefinerte minne (sammenlignet med en NOR MOS løsning) blir mer enn oppveid av tetthetsøkningen som tillates av det kryssende rad/søyle-opplegget i tett metall. I en blokkorientert dataaksessinnretning vil driving av den enkelte radinverter gi datautløsning av to søyler. Selv om hastigheten til hver radaksess kan være begrenset av kapasitiv ladning, blir den totale dataoverføringsrate "forsterket" med to ganger søylelengden. Som omtalt lenger nedenfor, kan den slumpmessige dataaksesstid også justeres ved passende segmentering av minnet, noe som skal diskuteres mer detaljert nedenfor med henvisning til fig. 5. The electrical diagram for each pair of memory planes is shown in fig. 3. As soon as a row address is latched (RAS), a final inverter drives a row line to ground. Current passes through the diodes from the column lines (symmetrically from both pairs of columns) and the voltage drop on the column line is detected in parallel for all the column lines. After reading, the row line is reset to the VDD potential and the bar lines to their resting potential (between ground and VDD- 0.7). The power and speed penalty for the diode-defined memory (compared to a NOR MOS solution) is more than offset by the density increase allowed by the intersecting row/column arrangement in dense metal. In a block-oriented data access device, driving the individual row inverter will result in data triggering of two columns. Although the speed of each row access may be limited by capacitive charging, the overall data transfer rate is "boosted" by twice the column length. As discussed further below, the random data access time can also be adjusted by appropriate segmentation of the memory, which will be discussed in more detail below with reference to FIG. 5.

Uavhengig av segmenteringen krever en tredimensjonal minne i lag forskjøvet stabling av minneplanene på Si-skiven for å skaffe plass til raddrivere, kontrollforsterkere og periferikretser. Denne forskjøvede stablingsarrangement er vist på fig. 4 hvor minneplanet er angitt i lyst grått i Si-blokker i énkrystall definert av mørkere grått. Hvert minneplanpar er forskjøvet både horisontalt og vertikalt for å skaffe plass på énkrystallsilisiumet for raddriverne (store invertere) og kontrollforsterkerne. Alle raddriverne mates fra en felles raddekoderlogikk som er NELLER-forbundet med endelig valgte planpar. Tegningen er ikke i skala, spesielt er andelen av areal som kreves for raddrivere og kontrollforsterkere minsket omtrent som kvadratroten av minnestørrelsen. Kontrollforsterkere, til og med når det antas en segmentering på 4096-4096 vil oppta mindre enn 10% av arealet på skiven. For 256 Mbit matriser, er dette arealet mindre enn 1% av den totale skivestørrelse. Regardless of the segmentation, a three-dimensional memory in layers requires staggered stacking of the memory planes on the Si disk to make room for row drivers, control amplifiers, and peripheral circuits. This staggered stacking arrangement is shown in fig. 4 where the memory plane is indicated in light gray in single-crystal Si blocks defined by darker gray. Each memory plane pair is offset both horizontally and vertically to make room on the monocrystalline silicon for the row drivers (large inverters) and control amplifiers. All the row drivers are fed from a common row decoder logic which is OR-connected with the final selected plane pair. The drawing is not to scale, in particular the proportion of area required for row drivers and control amplifiers is reduced approximately as the square root of the memory size. Control amplifiers, even assuming a segmentation of 4096-4096 will occupy less than 10% of the area of the disk. For 256 Mbit arrays, this area is less than 1% of the total disk size.

I den stablede konstruksjon med minnematriser over énkrystallogikk, vil en signifikant del av skiven forbli ubrukt. En brøkdel av dette er nødvendig for å kartlegge feilceller og feilkorreksjonslogikk, men resten bør implementeres som en SRAM datacacheminne for å redusere multiple aksesser til minneplanet. Som drøftet nedenfor vil den primære effektdissipasjon finne sted under minneaksess, og en reduksjon av aksesstallet som er nødvendig ved å oppløse anmodninger fra hvert cacheminne gir mulighet av dramatisk å redusere den totale effekt selv i en slumpaksessmode. For hver slumpmessig minneaksess vil cacheminnet være nødt til å skaffe en form for fremsynt prediktive utlesninger fra minne for å kompensere for effekt og hastighetsbegrensninger ved direkte aksess. For høyt blokkorienterte minneapplikasjoner blir chacheminnet mindre kritisk og arealet kunne i stedet benyttes til høyreordens feilkorreksjonsalgoritmer for å forbedre skiveutbyttet og å redusere kostnadene. In the stacked construction with memory arrays over single crystal logic, a significant portion of the wafer will remain unused. A fraction of this is needed to map error cells and error correction logic, but the rest should be implemented as an SRAM data cache to reduce multiple accesses to the memory plane. As discussed below, the primary power dissipation will occur during memory access, and a reduction in the number of accesses required by dissolving requests from each cache provides the ability to dramatically reduce overall power even in a random access mode. For each random memory access, the cache memory will have to provide some form of forward-looking predictive readings from memory to compensate for the power and speed limitations of direct access. For highly block-oriented memory applications, the cache memory becomes less critical and the area could instead be used for right-order error correction algorithms to improve slice yield and reduce costs.

På grunn av den kapasitive belastning fra diodeelementene vil den optimale struktur til et åtteplans minne med 1 Gbit/plan ikke være 32,768-32,768 matriser. Både radlinjekapasitansen (fra det dielektriske sjikt av diodeelementer) og søylelinjekapasitansen øker lineært med matrisestørrelsen. Radladningsoverføring og diodestrømoverføring bestemmer effektdissipasjonen, mens søylekapasitansen direkte bestemmer ladningsintegrasjonstiden som kontrollforsterkerne krever. For å øke hastigheten kunne 1 Gbit minneblokkene være segmentert som vist på fig. 5, hvor det stablede arrangement vist på fig. 4 benyttes til å kombinere en rekke slike plan og endre stablingsretningen mellom de separate blokker, på bekostning av det økede areal for driverelektronikk. Men da store arealer på Si-substratet er ubrukt i denne konstruksjon (resten benyttes til cacheminnet), er denne kostnaden ikke signifikant. Den optimale segmentering avhenger i høy grad av applikasjonen, spesielt en gjennomsnittlig størrelse på minneblokkaksessene. Generelt er mindre segmenter vesentlige av hensyn til effektdissipasjonen etterhvert som blokkstørrelsen minker. Minimum randomaksesshastighet kan også økes dramatisk ved å øke antallet minnesegmenter. Begge disse forhold vil drøftes nærmere nedenfor. Due to the capacitive load from the diode elements, the optimal structure of an eight-level memory with 1 Gbit/level will not be 32,768-32,768 arrays. Both the row line capacitance (from the dielectric layer of diode elements) and the column line capacitance increase linearly with array size. Row charge transfer and diode current transfer determine the power dissipation, while the column capacitance directly determines the charge integration time required by the control amplifiers. To increase speed, the 1 Gbit memory blocks could be segmented as shown in fig. 5, where the stacked arrangement shown in fig. 4 is used to combine a number of such planes and change the stacking direction between the separate blocks, at the expense of the increased area for driver electronics. But as large areas of the Si substrate are unused in this construction (the rest is used for the cache memory), this cost is not significant. The optimal segmentation depends highly on the application, especially an average size of the memory block axes. In general, smaller segments are significant for reasons of power dissipation as the block size decreases. Minimum random access speed can also be increased dramatically by increasing the number of memory segments. Both of these conditions will be discussed in more detail below.

Det er også mulig å implementere de multiple matriseblokker med bruk av bare tjenestepar av kontrollforsterkere med bruk av felles søyle viaer med diodeisolasjon mellom planene. Det er imidlertid en alvorlig hastighetsstraff forbundet med denne løsning på grunn av tiden som er nødvendig for påslag av isolasjonsdioden til planet. Når aktive MOS isolasjonstransistorer i fremtiden vil kunne anordnes på minneplanet, kan enkle kontroll og forsterkerløsninger benyttes i noen anvendelser. Men utbytte med hensyn til skivestørrelsen er minimal da det underliggende substrat ikke er begrenset med hensyn til areal. It is also possible to implement the multiple matrix blocks using only service pairs of control amplifiers using common column vias with diode isolation between the planes. However, there is a serious speed penalty associated with this solution due to the time required to turn on the isolation diode to the plane. When active MOS isolation transistors will be able to be arranged on the memory plane in the future, simple control and amplifier solutions can be used in some applications. However, the yield in terms of disc size is minimal as the underlying substrate is not limited in terms of area.

For å oppnå de nødvendige dataoverføringsrater må alle kontrollforsterkerne være låst under datastrobe for å skaffe en blokkoverføring til søyledekodelogikken. Dette vil skje naturlig innenfor en SRAM-cacheminne som del av konstruksjonen. Anta et CD-rombasert erstatning vil hovedmengden av dataaksesser finne sted fra kolonnelåsecacheminnet uten ytterligere rad av tasting. To achieve the required data transfer rates, all control amplifiers must be locked during the data strobe to provide a block transfer to the bar code logic. This will happen naturally within an SRAM cache memory as part of the construction. Assuming a CD-ROM based replacement, the bulk of data accesses will take place from the column lock cache without an additional row of keying.

Begrensninger som skyldes tette viaer mellom komponentnivå og de øvre minneblokker kan gi opphav til bekymring, men dette vil allikevel ikke være tilfelle da viaene kan forskyves slik at konstruksjonsreglene tilfredsstilles både for konvensjonell anordning av viaer og tett metallviklingstetthet for minnematrisene. Enkel forskyvning av viaene som vist på fig. 6 illustrerer én mulig løsning. Viaene er forskjøvet oppad (eller på tvers) av skiven for strengt å tilfredsstille viastørrelsen på 2-2X, IX metalloverlapptng på alle sider av viaene og 3X, minimum viaavstand, samtidig som viringen holdes på full tett metall innenfor selve minnematrisen. Viaene vil generelt være adskilt mer enn det som er vist for å oppta den reelle nødvendige plass for å oppta kontrollforsterkerne eller raddriverne. I dette opplegget går en linje av N tapt. For å opprettholde jevn metalltetthet og optimere prosessutviklingen (nødvendig for å skyve metallets stigning (pitch) utover konstruksjonsreglene for randomlogikk) er den manglende linje erstattet av en dummymetallinje (ingen kobling). Den reduserte rad/søyletetthet som skyldes denne forskyvningsløsning er innbefattet i beregningsresultatene gitt i konstruksjonsanalysen nedenfor. Selv om det er illustrert for en 2X via, er utvidelsen til en via av arbitrær størrelse for å forbinde minnematriser til Metall 1 eller 2 innlysende. Limitations due to tight vias between the component level and the upper memory blocks may give rise to concern, but this will not be the case as the vias can be shifted so that the design rules are satisfied both for conventional arrangement of vias and tight metal winding density for the memory arrays. Simple displacement of the vias as shown in fig. 6 illustrates one possible solution. The vias are offset up (or across) the wafer to strictly satisfy the via size of 2-2X, IX metal overlap on all sides of the vias and 3X, minimum via spacing, while keeping the wiring on full dense metal within the memory die itself. The vias will generally be spaced further than shown to accommodate the actual space required to accommodate the control amplifiers or row drivers. In this arrangement, a line of N is lost. In order to maintain uniform metal density and optimize the process development (necessary to push the pitch of the metal beyond the design rules of random logic), the missing line is replaced by a dummy metal line (no connection). The reduced row/column density resulting from this offset solution is included in the calculation results given in the structural analysis below. Although illustrated for a 2X via, the extension to an arbitrary sized via to connect memory arrays to Metal 1 or 2 is obvious.

Med det generelle opplegg definert som ovenfor, kan den nødvendige skivestørrelse nå bestemmes. Minneplantettheten er begrenset av minnemetallviringbredden og gir den totale tetthet for minnet. En konservativ konstruksjon krever en metallinjebredde basert på både minimum overlapping og avstanden fra metall til metall. Den totale skivestørrelsen vil være omtrent 20% større enn minneplanet selv, for forskjøvet opplegg og perifere drivere. Imidlertid er det ikke nødvendig å begrense metallet til begrensningene på randomlogikkonstruksjon. Ved å ta i bruk en fulltetthetsmatrise med jevn avstand og tetthet, kan linjebredden og avstanden reduseres betydelig. Så lenge som random viring minimeres på minneplanet, kan litografi og etsing spesifikt optimeres til en tett metall-linjebredde som tillater bruk av poly eller Metall 1 -linjebredder selv i disse øvre sjikt. Dette kan ikke benyttes på viaene, men som vist ovenfor, blir disse fremstilt godt innenfor konstruksjonsregelgrensene. With the general scheme defined as above, the required disc size can now be determined. The memory plan density is limited by the memory metal winding width and gives the overall density of the memory. A conservative design requires a metal line width based on both the minimum overlap and the distance from metal to metal. The total disk size will be about 20% larger than the memory plane itself, for staggered layout and peripheral drivers. However, it is not necessary to limit the metal to the limitations of random logic construction. By adopting a full-density matrix with uniform spacing and density, the line width and spacing can be significantly reduced. As long as random wiring is minimized on the memory plane, lithography and etching can be specifically optimized to a tight metal linewidth that allows the use of poly or Metal 1 linewidths even in these upper layers. This cannot be used on the vias, but as shown above, these are produced well within the construction rule limits.

I tillegg krever den enkle konstruksjon av minnecellen via metalloverlapping innenfor minnecellen. Feiljusteringer ved litografien kunne redusere kontaktarealet (en akse), men de påfølgende dielektriske mellomlag vil passivere den blottlagte diodekomponent. Disse to prosessmodifikasjoner tillater den maksimale metallinjebredde, noe som resulterer i cellearealer på 4X<2> (hvorX er det tilnærmede forholdet metall tilnærmet In addition, it requires simple construction of the memory cell via metal overlap within the memory cell. Misalignments during the lithography could reduce the contact area (one axis), but the subsequent dielectric intermediate layers will passivate the exposed diode component. These two process modifications allow the maximum metal line width, resulting in cell areas of 4X<2> (where X is the approximate ratio of metal to

metallbredde/avstand). metal width/distance).

Tabell 1 sammenligner helt ut tre teknologier basert på 0,35, 0,25 og 0,18 (im litografi (konstruksjonsregler tatt fra TSCM og MOSIS-skalerbare løsninger). Table 1 fully compares three technologies based on 0.35, 0.25 and 0.18 (im lithography (construction rules taken from TSCM and MOSIS scalable solutions).

Tabellen oppsumerer resultatene for en 1 GB konstruksjon under antagelse 512 byte gjennomsnittlig blokkoverføring og et konstruksjonskrav om 1000 MB/s total dataoverføring. Segmenteringen er den anbefalte størrelse for å balansere aksesstidene, med et maksimalt krav på 100 ns. The table summarizes the results for a 1 GB design assuming 512 byte average block transfer and a design requirement of 1000 MB/s total data transfer. The segmentation is the recommended size to balance the access times, with a maximum requirement of 100 ns.

Det er således mulig å implementere en 1 GB minne i eksisterende 0,25 fim teknologi, med en skivestørrelse innenfor rimelige grenser (<500 mm ). For 0,35 lim konstruksjonsregler er den enkelte brikkeskivestørrelse sannsynligvis for stor til å kunne fremstilles, men en 0,5 GB-matrise er innen rimelighetens grenser. Det eneste caveat for 0,35 \ im teknologi er at planariseringen av det øvre nivå metall må være implementert som en CMP-prosess for å skaffe planariteten som kreves for tett metall på de øvre lag. It is thus possible to implement a 1 GB memory in existing 0.25 fim technology, with a disk size within reasonable limits (<500 mm). For 0.35 lim design rules, the single wafer size is probably too large to manufacture, but a 0.5 GB die is within reason. The only caveat for 0.35 µm technology is that the planarization of the upper level metal must be implemented as a CMP process to obtain the planarity required for dense metal on the upper layers.

Minnehastighet og effektdissipasjon skal nå betraktes i relasjon til konstruksjons- og driftsparametere. Memory speed and power dissipation must now be considered in relation to construction and operating parameters.

Konstruksjonsparametere: For dette konstruksjonseksempelets formål ble de følgende tilnærmelser benyttet. • Rad- og søylelinjers parasittiske kapasitanser ble satt lik den direkte kapasitans Construction parameters: For the purposes of this construction example, the following approximations were used. • The parasitic capacitances of row and column lines were set equal to the direct capacitance

• Dielektrisk mellomsjikt er ekvivalent til 300 nm Si02• Dielectric intermediate layer is equivalent to 300 nm Si02

• Metallinjeledningsevne er 0,07 Q/ • Metal line conductivity is 0.07 Q/

• Kontrollforsterkerens minimum terskel er 10 mV • The control amplifier's minimum threshold is 10 mV

• Diodetranskonduktansen er 10 A/cm for en foroverforspenning på • The diode transconductance is 10 A/cm for a forward bias of

IV IV

• Dioder er ensidig junksjon med 400 nm deplesjonsbredde ved 0 forspenning (doping IO<17>) • Diodes are single-sided junctions with 400 nm depletion width at 0 bias (doping IO<17>)

Dataoverførin<g>srate: Den ønskede 1 Gbit/s vedvarende dataoverføringsrate oppnås lett straks en av søylelåsene er fylt. Selv med en segmentering på 4096, tilfredsstiller hver radaksess 8192 låsninger, noe som krever rad lesetimer på bare 10 jis, mens den virkelige dataaksesstiden er under l^is. Imidlertid forutsetter dette at dataoverføring er høyt korrelert og at alle 8192 søylebiter kan benyttes. Ulempen oppstår i effektforbruket når dette krenkes. Data transfer rate: The desired 1 Gbit/s sustained data transfer rate is easily achieved as soon as one of the column locks is filled. Even with a segmentation of 4096, each row access satisfies 8192 locks, requiring row read times of only 10 jis, while the real data access time is less than 1^is. However, this assumes that data transmission is highly correlated and that all 8192 column bits can be used. The disadvantage arises in the power consumption when this is violated.

Aksesstid. Den momentane dataaksesshastighet (tid fra RAS til data tilgjengelig på CAS-låsene) er bestemt av ladningstiden gjennom diodene til kolonnelinjekapasitansen. Dette vil være en vanskelig parameter å oppnå med en diodebasert ROM-celle. Tiden er en kompleks funksjon av matrisestørrelse (segmentering), diodekonduktans, diodekapasitans (hoved) raddrivlinjemotstand og kontrollforsterkerens minimumspenningsfølsomhet. Access time. The instantaneous data access rate (time from RAS to data available on the CAS latches) is determined by the charge time through the diodes to the column line capacitance. This would be a difficult parameter to achieve with a diode-based ROM cell. Time is a complex function of array size (segmentation), diode conductance, diode capacitance (main), row drive resistance, and control amplifier minimum voltage sensitivity.

Aksesstiden er summen av radlagringstid (Rrov Crow), The access time is the sum of row storage time (Rrov Crow),

søyledeteksjonsintegrasjonstiden til den minimale spesifiserte spenningssving (CcoiAV/Idiode), og et estimat av slumpmessige logikkforsinkelser for rad/søyleadressering. the column detection integration time to the minimum specified voltage swing (CcoiAV/Idiode), and an estimate of random logic delays for row/column addressing.

Slik det fremgår av grafen på fig. 7 er aksesshastigheten bare i liten grad avhengig av litograifregelen, men avhenger sterkt av As can be seen from the graph in fig. 7, the access speed is only slightly dependent on the lithographic rule, but strongly depends on

segmenteringsstørrelsen. Det fåes et fallende utbytte når det i matrisen benyttes mer enn 16 segmenter. the segmentation size. A falling yield is obtained when more than 16 segments are used in the matrix.

Effektdissipasion: Den primære konstruksjonsparameter som påvirker effektdissipasjonen er den gjennomsnitts størrelse av blokken som overføres i hver utlesning. Så lenge som lesningsanmodningen kan gis ut fra radlesecahceminnet, kan effekten som er nødvendig for ladnings- og kontrollforsterkere midles over et stort antall lesesykler. Men hvis aksessen blir slumpmessig og krever en radladningsyklus for hver aksess, vil effektkravet vokse i vesentlig grad. Grafen på fig. 8 illustrerer det estimerte effektbehov som funksjon av den gjennomsnittlige blokklesestørrelse med en vedholdende dataoverføringsrate på 1000 GB/s. For dette formål ble en firesegmentert 0,25 Jim mikrometerløsning benyttet. Bemerk at skalaen er logaritmisk. Så lenge som den gjennomsnittlige blokkstørrelse ligger over noen få hundre, vil effektdissipasjonen være bestemt av iboende overføringer. Etterhvert som størrelsen dog faller, kreves ytterligere radutlesninger og effekten øker omvendt proporsjonalt med blokkstørrelsen. Power Dissipation: The primary design parameter that affects power dissipation is the average size of the block transferred in each readout. As long as the read request can be issued from the row read cache, the power required for charge and control amplifiers can be averaged over a large number of read cycles. But if the access becomes random and requires a row charging cycle for each access, the power requirement will grow significantly. The graph in fig. 8 illustrates the estimated power requirement as a function of the average block read size with a sustained data transfer rate of 1000 GB/s. For this purpose, a four-segmented 0.25 Jim micrometer solution was used. Note that the scale is logarithmic. As long as the average block size is above a few hundred, the power dissipation will be determined by intrinsic transfers. However, as the size falls, additional row readings are required and the effect increases inversely proportional to the block size.

Minne<p>lanfabrikasion: Implementasjonen av multiple plan i f.eks. et ROM-minne i henhold til den foreliggende oppfinnelse krever at behandlingen av det øvre nivå beholder planare strukturer med minimal topografivekst (over 12 metallag). Prosesseringen må være konsistent med metalleksponeringen på rad/søyleviaene, noe som effektive begrenser prosesseringstemperaturen til mindre enn 250°C. Foretrukket skal fabrikasjonen av diodene være selvjusterende med kontaktviaene for å redusere masketallet. Minne<p>lanfabrikasion: The implementation of multiple plan in e.g. a ROM memory according to the present invention requires that the processing of the upper level retains planar structures with minimal topography growth (over 12 metal layers). Processing must be consistent with the metal exposure on the row/column vias, effectively limiting the processing temperature to less than 250°C. Preferably, the fabrication of the diodes should be self-aligning with the contact vias to reduce the mesh number.

To mulige fremgangsmåter skal nå drøftes, basert på uorganiske halvledermaterialer: • Mikrokrystallinsk silisium, selektivt deponert på et metall/silisiumkimlag over viaer (eller dekkavsetning og CMP-etsing). • Eksplosiv krystallisering av dekkene a-Si, etterlatende høyresistivitets a-Si for planarisering med bruk av laserintensitetsmodulasjon med viadielektrikumet. Two possible methods will now be discussed, based on inorganic semiconductor materials: • Microcrystalline silicon, selectively deposited on a metal/silicon seed layer over vias (or cover deposition and CMP etching). • Explosive crystallization of the covers a-Si, leaving high-resistivity a-Si for planarization using laser intensity modulation with the via dielectric.

En minnetetthet på 41<5> krever at isolasjonsdiodene fullt ut skal prosederes og kontakteres i en vertikal konfigurasjon, i motsetning til den tradisjonelle, planare konfigurasjon som er til stede i dagens teknologi. Isolasjonsdiodene i enten en ROM eller impedansestyrte RAM fabrikkeres direkte på rad/søylemetallet som angitt i fig. 9. Minnecellen til venstre vil i en ROM være "på", mens minnecellen til høyre forblir avslått. I den enkleste konfigurasjon er den eneste forskjell mellom minnecellene nærvær eller fravær av en utsparing i det dielektriske mellomlag mønstret over diodematerialet. En rekke spesifikke fabrikasjonsteknologier vil bli omtalt med utgangspunkt i de mest komplekse som benytter dagens fabrikasjonsteknologi til de som bare involverer mer esoteriske prosesser. A memory density of 41<5> requires the isolation diodes to be fully processed and contacted in a vertical configuration, as opposed to the traditional planar configuration present in today's technology. The isolation diodes in either a ROM or impedance-controlled RAM are fabricated directly on the row/column metal as indicated in fig. 9. In a ROM, the memory cell on the left will be "on", while the memory cell on the right will remain off. In the simplest configuration, the only difference between the memory cells is the presence or absence of a recess in the dielectric interlayer patterned over the diode material. A number of specific fabrication technologies will be discussed, starting from the most complex that use current fabrication technology to those that only involve more esoteric processes.

Fabrikasjonen av vertikale dioder ved direkte energibehandling skal nå omtales med henvisning til spesifikke prosesseringseksempler. The fabrication of vertical diodes by direct energy processing will now be discussed with reference to specific processing examples.

Eksempel A: Fabrikasjon av dioder direkte på metalliserin<g> med polymer/ lavtemperatursubstrater Example A: Fabrication of diodes directly on metalliserine<g> with polymer/low temperature substrates

Felles for alle fabrikasjonsopplegg er dannelsen av en pn-overgang i vertikalretningen direkte på en tett metallinjematrise som danner rad- eller søylelinjene. Transient termisk behandling spesifikt med pulset laser eller ionestråle er den foretrakkede metode for fabrikasjon da det er kompatibelt med andre lavtemperaturmaterialer for WORM/RAM-applikasjoner. Metodene innbefatter: i. Avsetning av filmmateriale for den underliggende rad/søylematrise. Valg av underliggende metall avhenger delvis på de følgende trinn i metoden, slik det vil bli drøftet nedenfor. Metallfilmen kan være et multilag bestående av et høytledende undersjikt (Al) og en kontaktbarriere for kontakt med silisiumet, eksempelvis wolfram. ii. Avsetning av tynt, amorft, donordopet (n-type) silisium, ved f.eks. sprøyting, elektronstråledamping eller en plasmaforsterket kjemisk pådamping (PECVD) iii. Avsetning av et annet lag, in-situ, av akseptordopet (p-type) silisium eller germanium. iv. Laserindusert krystallisering av de amorfe filmer for å danne polykrystallinske pn-junksjonsdioder. Energitettheten velges slik at det fås fullstendige eller tilnærmet fullstendig smelting av silisiumfilmen, noe som resulterer i kimdannelse fra metallaget. Dette vil resultere i storkornede (>50 nm) polykrystallinske dioder med overgangen nær den opprinnelige pn-avsetningsgrense. v. Masking og etsing av radlinjer på det nedre nivå, fulgt av konform avsetning av dielektrisk mellomlag (SiC>2). vi. Mønstring av kontaktnivået for å definere påslåtte og avslåtte minneceller. Common to all fabrication schemes is the formation of a pn junction in the vertical direction directly on a dense metal line matrix which forms the row or column lines. Transient thermal treatment specifically with pulsed laser or ion beam is the preferred method of fabrication as it is compatible with other low temperature materials for WORM/RAM applications. The methods include: i. Deposition of film material for the underlying row/column matrix. The choice of underlying metal depends in part on the following steps in the method, as will be discussed below. The metal film can be a multilayer consisting of a highly conductive underlayer (Al) and a contact barrier for contact with the silicon, for example tungsten. ii. Deposition of thin, amorphous, donor-doped (n-type) silicon, by e.g. spraying, electron beam vapor deposition or a plasma enhanced chemical vapor deposition (PECVD) iii. Deposition of another layer, in-situ, of acceptor-doped (p-type) silicon or germanium. iv. Laser-induced crystallization of the amorphous films to form polycrystalline pn-junction diodes. The energy density is chosen so that complete or nearly complete melting of the silicon film is obtained, which results in nucleation from the metal layer. This will result in large-grained (>50 nm) polycrystalline diodes with the junction close to the original pn deposition boundary. v. Masking and etching of row lines on the lower level, followed by conformal deposition of dielectric intermediate layer (SiC>2). we. Contact level patterning to define on and off memory cells.

vii. Avsetning av søylemetall og mønstring/etsing. vii. Deposition of pillar metal and patterning/etching.

Eksempel B: Modifikasjon for å benytte eksplosiv krystalliserin<g>Example B: Modification to use explosive crystalliserin<g>

Flyten som er nødvendig for krystallisering for (iv) ovenfor er bestemt av filmtykkelsen. Krystallisering kan alternativt utføres ved å benytte den eksplosive krystalliseringsmetode (M.O. Thompson, Phys.Rev. Lett. 52:2360 The flow required for crystallization for (iv) above is determined by the film thickness. Crystallization can alternatively be carried out by using the explosive crystallization method (M.O. Thompson, Phys.Rev. Lett. 52:2360

(1984)) som bare krever dannelsen av minimal overflatesmeltepunktet. Entalpiforskj ellen mellom de amorfe og krystallinske faser vil drive smeiten gjennom filmen med en minimal netto termisk effekt på det nedre metallag. Det resulterende diodelag er blandet amorf/polykrystallinsk fase, men opprettholder tilstrekkelig strømtetthet (100 A/cm ) for isolasjon av minnet. (1984)) which only requires the formation of the minimal surface melting point. The enthalpy difference between the amorphous and crystalline phases will drive the melt through the film with a minimal net thermal effect on the lower metal layer. The resulting diode layer is a mixed amorphous/polycrystalline phase, but maintains sufficient current density (100 A/cm ) for memory isolation.

Eksempel C: Modifikasjon for å benytte schottkvdioder Example C: Modification to use Schottky diodes

Istedenfor å avsette p og n-filmer for en junksjonsdiode, kan prosessen modifiseres for å fremstille schottkybarrierediode direkte på den nedre metallfilm. Modifikasjonen omfatter avsetning av bare en film av n-typen, krystallisasjon og dannelse av en schottkybarriere enten med metallet direkte (minimal væskeinteraksjon) eller med en silisidfase dannet via partiell smelting av metallkontakten. Denne modifikasjonen er best egnet med eksplosiv krystallisering for å minimere den termiske energi som dissiperes i metallaget. Instead of depositing p and n films for a junction diode, the process can be modified to fabricate the schottky barrier diode directly on the lower metal film. The modification comprises deposition of only an n-type film, crystallization and formation of a schottky barrier either with the metal directly (minimal liquid interaction) or with a silicide phase formed via partial melting of the metal contact. This modification is best suited with explosive crystallization to minimize the thermal energy dissipated in the metal layer.

Eksempel D: Modifikasjon for autodoping fra metallkontakten Example D: Modification for autodoping from the metal contact

Elektrisk aktive dopanter kan innbefattes i metallfilmen og eliminere behovet for separate filmer av n- og p-type Si (trinn ii og iii ovenfor). Et tynt belegg av arsen eller bor på en wolframmetallisering eller en legering som inneholder bor eller arsenikk kan skaffe kompenserende doping av en enkeltfilmbelegg. En partiell smelting og innbefatning av metallet eller metalldekket etterfulgt av væskefasediffusjon og potensiell segregering under krystalliseringen vil dessuten danne en pn-overgangen. Posisjonen til kontaktflaten er styrt av krystallisasjonsdynamikken og kan påvirkes av flytemodifikasjon, igjen hovedsakelig i det eksplosive Electrically active dopants can be incorporated into the metal film and eliminate the need for separate films of n- and p-type Si (steps ii and iii above). A thin coating of arsenic or boron on a tungsten metallization or an alloy containing boron or arsenic can provide compensatory doping of a single film coating. A partial melting and inclusion of the metal or metal coating followed by liquid phase diffusion and potential segregation during crystallization will also form a pn junction. The position of the interface is governed by the crystallization dynamics and can be affected by flow modification, again mainly in the explosive

krystallisasjonsregimet. the crystallization regime.

Eksempel E: Modifikasjon for å benytte germanium Example E: Modification to use germanium

Samtlige av de ovennevnte metoder virker like godt med germanium som med silisium. Selv om polykrystallinske dioder av germanium kan ha høyere lekkasjer, blir dette oppveid av en reduksjon på 450K i alle prosesstemperaturer i flytende tilstand. Selv om den er transient, er allikevel smeltefasen ekstremt nøyaktig. All of the above methods work equally well with germanium as with silicon. Although polycrystalline germanium diodes may have higher leakage, this is offset by a 450K reduction in all process temperatures in the liquid state. Although transient, the melt phase is still extremely accurate.

Eksempel F: Metallseleksion Example F: Metal selection

Bortsett fra modifikasjonen vist i eksempel C ovenfor, er det primære krav til metallet å minimere vekselvirkninger med den smeltede halvleder under strykningen. Kandidatmetallet innbefatter da tungtsmeltelige metaller som tantal, wolfram og platina, mellomovergangsmetaller innbefatter Pd, Mo, Ni, Co, Cr diffusjonsbarriere så som TiN og endelige silisidfaser så som NiSi2. Alle elementmetaller danner stabile silisidfaser og moderat reaksjon er forventet med det flytende silisium eller germanium. Bruk av en stabil silisid vil minimere slike reaksjoner. Da silisidene er samtidige brukbare ledere, er dannelsen av et tynt silisidlag generelt ikke et problem. Dannelse av et veldefinert silisid er nødvendig for å implementere en modifikasjon gitt som eksempel C. Apart from the modification shown in Example C above, the primary requirement for the metal is to minimize interactions with the molten semiconductor during ironing. The candidate metal then includes refractory metals such as tantalum, tungsten and platinum, intermediate transition metals include Pd, Mo, Ni, Co, Cr diffusion barrier such as TiN and final silicide phases such as NiSi2. All elemental metals form stable silicide phases and moderate reaction is expected with the liquid silicon or germanium. Using a stable silicide will minimize such reactions. Since the silicides are simultaneously usable conductors, the formation of a thin silicide layer is generally not a problem. Formation of a well-defined silicide is necessary to implement a modification given as example C.

For selvjustering og planarisering av diodene kan spesielle former for prosessering benyttes. For self-adjustment and planarization of the diodes, special forms of processing can be used.

Prosessen beskrevet i eksempel A ovenfor er vanlig halvlederprosessering og involverer en nøyaktig overlegg av en kontaktmaske med underliggende radmetallisering. I tillegg frembringer etseprosessene i økende grad grove topologier som må planariseres for stablet tredimensjonal integrasjon. Imidlertid kan forskjellen på tre til fem størrelsesordener i konduktiviteten mellom polykrystallinsk og amorf fase benyttes til å utvikle selvjusterende diodedefinisjonsmønstre og samtidig ta hånd om planariseringsproblemene. Den primære modifikasjon for denne mode er å etterlate det amorfe material i amorf fase i mellomdiodeområdene og minimere høyden på trekkene. Prosessflyten i dette tilfellet ville være: The process described in Example A above is common semiconductor processing and involves a precise overlay of a contact mask with underlying row metallization. In addition, the etching processes increasingly produce coarse topologies that must be planarized for stacked three-dimensional integration. However, the difference of three to five orders of magnitude in the conductivity between polycrystalline and amorphous phase can be used to develop self-aligning diode definition patterns and at the same time take care of the planarization problems. The primary modification for this mode is to leave the amorphous material in the amorphous phase in the inter-diode regions and minimize the height of the features. The process flow in this case would be:

i. Avsetning av mønstring i metallet for radlinjer. Disse vil etses fullstendig opp og planariseres med dielektrikum mellom metallinjene. ii. Avsetning av amorfe n- og p- filmer (eller enkeltlag) via modifikasjoner omtalt ovenfor. iii. Avsetning av kontaktdielektrikum pluss et tynt metallrefleksjonssjikt (Cr eller Al). Mønstring ved etsing etterlater viaer hvor dioder skal dannes. iv. Laserbestråling gjennom den mønstrede film. Bare i viaene vil det absorberes tilstrekkelig energi til å initiere krystallisering av silisiumet (eksplosiv eller full smelting). v. Metallavsetningen for søylelinjer. (Reflektorfilmen, om den er dannet av et kompatibelt metall, behøver ikke å fjernes forut for avsetning, da den kan etses samtidig). Søylelinjer mønstres og etses. i. Deposition of patterning in the metal for row lines. These will be completely etched and planarized with dielectric between the metal lines. ii. Deposition of amorphous n- and p-films (or single layers) via modifications discussed above. iii. Deposition of contact dielectric plus a thin metal reflection layer (Cr or Al). Patterning by etching leaves vias where diodes are to be formed. iv. Laser irradiation through the patterned film. Only in the vias will sufficient energy be absorbed to initiate crystallization of the silicon (explosive or full melting). v. The metal deposit for pillar lines. (The reflector film, if formed from a compatible metal, does not need to be removed prior to deposition, as it can be etched at the same time). Column lines are patterned and etched.

vi. Avsetning av dielektrikum og planarisering. we. Deposition of dielectric and planarization.

I denne prosessen blir det lempet på justeringen av søylemetaltet med justeringsviaer. Feiljustering kan resultere i en kortslutning av søyle til rad, da det underliggende materiale er fullstendig belagt med amorft silisium. Konduktiviteten til det amorfe silisium må holdes tilstrekkelig lav slik at krystallet mellom radlinjene er uvesentlig. Dette oppnås lett ved å benytte et meget lett dopet a-Si-filmer med dioden dannet ved inkorporering av dopanter fra den underliggende metallisering (se eksempel D ovenfor). For den resulterende diodestruktur kan det henvises til fig. 10. In this process, the adjustment of the column metal is eased with adjustment vias. Misalignment can result in a column-to-row short circuit, as the underlying material is completely coated with amorphous silicon. The conductivity of the amorphous silicon must be kept sufficiently low so that the crystal between the row lines is unimportant. This is easily achieved by using a very lightly doped a-Si film with the diode formed by incorporating dopants from the underlying metallization (see example D above). For the resulting diode structure, reference can be made to fig. 10.

I en annen modifikasjon benyttes en laser med lang bølgelengde for å initiere krystallisering fremfor å benytte en laser med kort bølgelengde (eksimerlaser) som strålingskilde. Ved 1,06 (im (bølgelengden forNd:YAG) er amorft silisium tilstrekkelig gjennomsiktig til at energi kan overføres gjennom den amorfe film bare absorberes av den underliggende metallfilm. Dette metallet initierer da den eksplosive krystallisering (eller full smelting) Fordelen ved denne mode er at diodene bare dannes i radmetallområdet. In another modification, a laser with a long wavelength is used to initiate crystallization rather than using a laser with a short wavelength (excimer laser) as a radiation source. At 1.06 (im (the wavelength of Nd:YAG) amorphous silicon is sufficiently transparent that energy transmitted through the amorphous film is only absorbed by the underlying metal film. This metal then initiates the explosive crystallization (or full melting) The advantage of this mode is that the diodes are only formed in the row metal area.

Endelig kan diodematrisene mønstres med bruk av en mønstret laserstråle (avbildning igjennom en maske) i stedet for å benytte et mønster på skiven. Dette er begrenset i større trekkdimensjoner (ljim), men eliminerer en rekke fotolitografitrinn. Den foreliggende oppfinnelse er på ingen måte begrenset til ROM-innretninger, men kan bli implementert som forskjellige minne- og dataprosesseringsbehandlingsapparater og -moduler, som nevnt i innledningen. En kort omtale av de foretrukne utførelser skal nå gis. Finally, the diode arrays can be patterned using a patterned laser beam (imaging through a mask) instead of using a pattern on the wafer. This is limited in larger draw dimensions (ljim), but eliminates a number of photolithography steps. The present invention is in no way limited to ROM devices, but may be implemented as various memory and data processing processing devices and modules, as mentioned in the introduction. A brief description of the preferred designs will now be given.

Den grunnleggende arkitektur beskrevet ovenfor kan også tilpasses til WORM-applikasjoner. Dette oppnås ved å ta utgangspunkt i passive matrisegrupper hvor alle krysningspunkter initialt viser likerettende diodeoppførsel. Skriving til et gitt krysningspunkt oppnås ved å danne en åpen krets, dvs. ved å ødelegge fremoverkonduktansen til dioden. The basic architecture described above can also be adapted to WORM applications. This is achieved by starting from passive matrix groups where all crossing points initially show rectifying diode behaviour. Writing to a given junction point is achieved by forming an open circuit, ie by destroying the forward conductance of the diode.

I en klasse av utførelser dannes matrisegruppen ved å anordne i sandwich en konjugert polymer mellom to sett av parallelle elektroder som utgjør den passive matrise, idet elektrode- og sandwichmaterialene er valgt slik at de spontant danner en likerettende diode ved hvert krysningspunkt. Den relevante fysikk har blitt grundig undersøkt og beskrevet i vitenskapelig litteratur. Skriving til et gitt krysningspunkt kan oppnås ved en rekke metoder. Den mest likefremme, men ikke den eneste er å påføre en termisk destruksjon med en kort men intens strømpuls gjennom polymermaterialet i krysningspunktet, slik at det forårsaker en spatialstyrt reduksjon av konduktansen, eller frembringer en åpen krets. Beskrivelser av egnede materialer og geometrier er gitt i de følgende norske patenter nr. 311119 og nr. 304956 og applikasjoner avledet av disse, idet søknadene er overdratt til den foreliggende søker. In one class of embodiments, the matrix group is formed by sandwiching a conjugated polymer between two sets of parallel electrodes that make up the passive matrix, the electrode and sandwich materials being chosen so that they spontaneously form a rectifying diode at each crossing point. The relevant physics has been thoroughly investigated and described in scientific literature. Writing to a given junction point can be achieved by a number of methods. The most straightforward, but not the only one, is to apply a thermal destruction with a short but intense current pulse through the polymer material at the junction, so that it causes a spatially controlled reduction of the conductance, or produces an open circuit. Descriptions of suitable materials and geometries are given in the following Norwegian patents no. 311119 and no. 304956 and applications derived from these, the applications having been transferred to the present applicant.

Mens lesning utføres ved lav forspenning i nær analogi til hva som er drøftet i forbindelse med omtalen av foretrakkede utførelser av et minne basert på stablede ROM-matriser, krever skriving høyere strømmer og forskjellig pulsprotokoll. Således må tidsforløpet og energidissipasjonen i krysningspunkter kontrolleres nøye for å oppnå den nødvendige termiske historie i pn-overgangene, samtidig som området for strømindusert impedansforandring, (f.eks. termisk destruksjon) må begrenses til krysningspunkter som skal skrives. Disse aspekter impliserer at den elektroniske kompleksitet for WORM-minnet er høyere sammenlignet med et minne av ROM-typen og dette tatt i samband med nøyere strømbehov under skriving fører til noe lavere biltettheter. På den annen side implementerer den helelektroniske skriveprosess at støpebaserte prosesseringstrinn i fremstillingen, f.eks. av maskede ROM, kan unngås. While reading is performed at low bias in close analogy to what is discussed in connection with the discussion of preferred embodiments of a memory based on stacked ROM arrays, writing requires higher currents and different pulse protocol. Thus, the time course and energy dissipation in crossing points must be carefully controlled to achieve the necessary thermal history in the pn junctions, while the area for current-induced impedance change, (e.g. thermal destruction) must be limited to crossing points to be written. These aspects imply that the electronic complexity for the WORM memory is higher compared to a ROM-type memory and this, taken in conjunction with more precise power requirements during writing, leads to somewhat lower car densities. On the other hand, the all-electronic writing process implements that casting-based processing steps in the manufacture, e.g. of masked ROMs, can be avoided.

Som helt innlysende for en fagmann gir de grunnleggende arkitekturer beskrevet ovenfor muligheter for å integrere WORM- og REWRITEABLE-grupper i en enkel innretning, enten i det samme lag eller flere lag eller som separate ROM-, WORM- og REWRITEABLE-lag i en enkelt stabel. Blant de mange muligheter som følger av dette, nemlig å kombinere minnetyper av forskjellige art skal spesielt nevnes utbytteøkning ved selvdiagnostikk, hvor det som en del av postfabrikasjonstestings- og kvalifikasjonsprosedyrer aktiveres et selvdiagnoseprogram i ROM for å identifisere feil i minnet. Resultatet lagres i WORM og forbindes med instruksjoner avledet fra ROM, hvilket gjør at feil i minneinnretningen kan omgås eller korrigeres. Dette implementeres på en måte som er transparent for bruken, bortsett fra mulig latensitet. På denne måte kan produksjonsutbyttet økes. As will be obvious to a person skilled in the art, the basic architectures described above provide opportunities to integrate WORM and REWRITEABLE groups in a single device, either in the same layer or multiple layers or as separate ROM, WORM and REWRITEABLE layers in a single stack. Among the many possibilities that result from this, namely combining memory types of different kinds, particular mention should be made of yield increase in self-diagnosis, where as part of post-fabrication testing and qualification procedures, a self-diagnosis program is activated in the ROM to identify errors in the memory. The result is stored in WORM and linked with instructions derived from ROM, allowing errors in the memory device to be bypassed or corrected. This is implemented in a way that is transparent to the user, apart from possible latency. In this way, the production yield can be increased.

En direkte utvidelse av de ovennevnte innretninger som kan eller ikke behøver å omfatte forskjellige typer minner er å innbefatte databehandlingsresurser i to og tredimensjonale arkitekturer. Det vil si at desentraliserte prosessorer innbefattet, men ikke begrenset til mikroprosessorer, med hurtig og direkte aksess til dediserte minner i tett fysisk nærhet vil kunne gi både hastighet og fleksibilitet som ikke kan oppnås med prosessor/mikroprosessorarkitekturer basert på tradisjonell silisiumskiveteknologi. For en mer grundig drøftelse av disse tingene og relaterte temaer, spesielt integrerte minne- og prosesseringsstrukturer i en skalerbar arkitektur, kan det henvises til norsk patent nr. 308149, hvorfra den foreliggende søknad utleder prioritet, samt litteratur om datamaskinarkitekturer generelt. A direct extension of the above devices which may or may not include different types of memories is to include computing resources in two and three dimensional architectures. This means that decentralized processors including, but not limited to microprocessors, with fast and direct access to dedicated memories in close physical proximity will be able to provide both speed and flexibility that cannot be achieved with processor/microprocessor architectures based on traditional silicon wafer technology. For a more thorough discussion of these things and related topics, especially integrated memory and processing structures in a scalable architecture, reference can be made to Norwegian patent no. 308149, from which the present application derives priority, as well as literature on computer architectures in general.

Som det kan ses av det ovenstående, blir den foreliggende oppfinnelses hensikter spesielt oppnådd ved å utnytte nye materialer og prosesser som muliggjør frembringelse av innretninger med nye arkitekturer i to og tre dimensjoner. Vesentlige trekk i den forbindelse er: 1) Minnemoduler fremstilles ved hjelp av lavtemperaturkompatible prosesser og materialer inklusive polymerer eller lavtemperaturprosessering av polysilisium eller mikrosilisium eller amorft silisium. Lavtemperaturkompatibel refererer i denne kontekst seg til prosesser som ikke overskrider de statiske temperaturer som er kompatible med polymersubstrater, eller transiente varmeprosesser begrenset til tidsrom tilstrekkelig korte til at de er kompatible på lignende måte. Som et eksempel kan nevnes at ved laserkrystallisering av tynnfilmsilisium, er temperaturen på det ytterste lag i realiteten nokså høy, men på grunn av den korte termiske puls og den totale energitetthet omfordeles varme raskt i de bærende sjikt. Under en viss dybde når ikke de siste høy temperatur på grunn av kalorimetriske effekter. Av hensyn til enkeltheten kan lavtemperaturkompatible prosesser og -materialer som beskrevet ovenfor betegnes i det følgende som "lavtemperaturbehandling" og "lavtemperaturmaterialer". 2) Lavtemperaturbehandling muliggjør frembringelse av minnemoduler i et hovedlag eller en stable av hovedlag uten å skade underliggende kretser eller andre minnelag i stabelen. Dette gjelder både for innretninger basert på tradisjonelle énkrystallsilisiumsubstrater, så vel som plastsubstrater med aktive tynnfilmkretser. (I det sistnevnte tilfelle synes korte varighet av varmepulsen som typisk benyttes i laserrekrystallisasjon å forhindre skade til plastmateriale selv ved temperaturer hvor en vedvarende termisk last ville forårsake skade). As can be seen from the above, the purposes of the present invention are particularly achieved by utilizing new materials and processes which enable the production of devices with new architectures in two and three dimensions. Important features in this regard are: 1) Memory modules are manufactured using low-temperature compatible processes and materials including polymers or low-temperature processing of polysilicon or microsilicon or amorphous silicon. Low temperature compatible in this context refers to processes that do not exceed the static temperatures compatible with polymer substrates, or transient heat processes limited to time periods sufficiently short to be similarly compatible. As an example, it can be mentioned that during laser crystallization of thin-film silicon, the temperature of the outermost layer is in reality quite high, but due to the short thermal pulse and the total energy density, heat is quickly redistributed in the supporting layers. Below a certain depth, the latter do not reach a high temperature due to calorimetric effects. For the sake of simplicity, low temperature compatible processes and materials as described above may be referred to below as "low temperature processing" and "low temperature materials". 2) Low temperature processing enables the production of memory modules in a main layer or a stack of main layers without damaging underlying circuits or other memory layers in the stack. This applies both to devices based on traditional single crystal silicon substrates, as well as plastic substrates with active thin film circuits. (In the latter case, the short duration of the heat pulse typically used in laser recrystallization appears to prevent damage to plastic material even at temperatures where a sustained thermal load would cause damage).

3) Fra 1) og 2) følger antall fordelaktige konsekvenser: 3) From 1) and 2) follows the number of beneficial consequences:

- Muligheten av stablede lag, som fører til: - The possibility of stacked layers, which leads to:

- Høy volumetrisk datatetthet og: - High volumetric data density and:

- Høy tetthet, korte vertikale forbindelser, noe som gir høy datagjennomløp. - Lav kapasitive og resistive koblinger på grunn av kort avstand, - høy grad av parallellisme (mange vertikale forbindelser) for store ordbredder. - Utnyttelse av arealet i undersjikt, énkrystalls eller høyytelses polykrystallinske, amorfe og mikrokrystallinske lag under minnemoduler for oppgaver som krever høyhastighetsaktive kretser. Eksempler: - High density, short vertical connections, which provides high data throughput. - Low capacitive and resistive connections due to short distances, - high degree of parallelism (many vertical connections) for large word widths. - Utilization of the area in sublayer, single-crystal or high-performance polycrystalline, amorphous and microcrystalline layers under memory modules for tasks that require high-speed active circuits. Examples:

- Integrert SRAM datacache - Integrated SRAM data cache

- Driver- grensesnittelektronikk - Driver interface electronics

- Innebygd feildeteksjon og korreksjonsblokkorienterte kretser for å øke påliteligheten til minnesj iktene - Høyarealsdatatetthet på hver sjikt på grunn av passiv matriseadressering, med muligheten av å anordnet driverkretslag under og/eller over så vel som i samme sjikt. - Built-in error detection and correction block-oriented circuits to increase the reliability of the memory layers - High area data density on each layer due to passive matrix addressing, with the possibility of arranging driver circuit layers below and/or above as well as in the same layer.

Slik det vil fremgå, gir den foreliggende utførelse en utvidelse av idéene og konkrete utførelser i den anvendte litteratur ved å foreslå nye arkitektoniske løsninger så vel som bruken av materialer og prosesser som letter implementering av høytetthets to- og tredimensjonale strukturer. As will be seen, the present embodiment provides an extension of the ideas and concrete embodiments in the applied literature by proposing new architectural solutions as well as the use of materials and processes that facilitate the implementation of high-density two- and three-dimensional structures.

Claims

1. Data storage and processing device comprising ROM and/or WORM and/or REWRITEABLE memory modules and data processing modules, where the device is arranged on a substrate, where the memory and processing modules are arranged in a single main layer or several stacked main layers on top of the substrate , where the memory modules and data processing modules in each main layer communicate through vias, surface or edge connections to other main layers and with circuits arranged on or in the substrate, and where the device includes active circuits with transistors and/or diodes for operating the device, characterized in that each main layer of a memory module or data processing module comprises a stack of functional sub-layers, each functional sub-layer realizing one or more specific circuit functions, that at least some of the active circuits are arranged in the main layer or main layers and that at least some of the functional layers comprise combinations of low temperature compatible organic thin film materials and low temperature compatible processed inorganic thin film materials.

2. Apparatus according to claim 1, characterized in that at least one of the main layers comprises memory modules with passive, matrix-addressable memory elements defined in a memory material in the junctions between the electrodes in a first set of parallel electrodes arranged on the surface of the memory material and a second set of parallel electrodes arranged on the opposite surface of the memory material and in crossing relation to the first set of electrodes, the memory elements being realized as non-linear impedance elements at the crossings, and that the memory elements, in order to improve their addressability, are each arranged with a logical value given by an electrical impedance parameter for the memory material between the crossing electrodes.

3. Apparatus according to claim 2, characterized in that the non-linear impedance elements are rectifying diodes made from one of the following materials, namely silicon, gallium arsenide or germanium in amorphous form, polycrystalline form, microcrystalline form, bulk form or process-defined single crystal form, or organic semi-conducting materials including molecules, oligomers or polymers or combinations thereof.

4. Apparatus according to claim 2, characterized in that the non-linear impedance elements are thin-film transistors manufactured from one of the following materials, namely silicon, gallium arsenide or germanium in amorphous form, polycrystalline form, microcrystalline form, bulk form, or process-defined single crystal form; or organic semiconducting materials including molecules, oligomers or polymers or combinations thereof.

5. Apparatus according to claim 1, where more than one main layer is arranged, characterized in that each main layer comprises more than one memory module, the memory modules being arranged in the form of juxtaposed segments stacked on top of similar segments in an underlying main layer in order to form two or more juxtaposed stacks on a common substrate, and that a part of each segment in each stack is connected to a part of the substrate and communicates electrically with circuits arranged thereon or therein.

6. Apparatus according to claim 1, where more than one main layer is arranged, characterized in that each main layer comprises more than one memory module, the memory modules being arranged in the form of juxtaposed segments stacked on top of corresponding segments in an underlying main layer in a staggered arrangement, so that each memory module in the stack is arranged staggered in relation to adjacent neighboring modules, and that part of each segment in each stack is connected to a part of the substrate and communicates electrically with circuits thereon or therein.

7. Apparatus according to claim 1, characterized in that a number of continuous electrical conductors or vias which provide power and signal connections between the main layers and between the latter and the substrate, are distributed laterally in a stepwise staggered arrangement.

8. Apparatus according to claim 2, characterized in that at least one main layer comprises double, passive matrix-addressable memory modules in separate sub-layers, an overlying and an underlying memory module sharing one set of row or column electrodes.

9. Apparatus according to claim 2, where more than one layer is arranged, characterized in that at least two of the main layers comprise common row or column drive electronics as well as optional detection electronics connected thereby through common wires.

10. Apparatus according to claim 1, characterized in that at least one of the memory modules is a masked ROM or a patterned ROM.

11. Apparatus according to claim 1, characterized in that at least one of the memory modules is a WORM.

12. Apparatus according to claim 1, characterized in that at least one of the memory modules comprises memory cells of the REWRITEABLE type.

13. Apparatus according to claim 1, characterized in that one or more memory modules comprise a combination of at least two different memory types in the form of ROM, WORM, REWRITEABLE integrated in at least one main layer in a stack.

14. Apparatus according to claim 1, characterized in that at least one part of the substrate which lies under one or more main layers on top thereof comprises circuits which are electrically connected to one or more of the main layers.

15. Apparatus according to claim 14, characterized in that the part of the substrate comprising circuits contains semiconductor materials in doped or undoped form arranged in bulk or as a thin film arranged on a passive carrier, that the semiconductor materials are selected from one or more of the following, namely silicon, gallium arsenide or germanium in amorphous form, polycrystalline form, microcrystalline form, bulk form or process defined single crystal form; or organic semiconductor materials including molecules, oligomers or combinations thereof.

16 Apparatus according to claim 14, characterized in that the circuits arranged on or in the substrate are realized by one or more of the following technologies, namely CMOS, NMOS or PMOS.

17. Apparatus according to claim 14, characterized in that the circuits are arranged on or in the substrate and comprise one or more cache memories in the form of SRAM, DRAM and/or ferroelectric RAM (FERAM).

18. Apparatus according to claim 14, characterized in that the circuits arranged in or on the substrate include processors for detection and correction of errors and defects in the memory modules in the main layer or layers.

19. Apparatus according to claim 14, characterized in that the circuits arranged on or in the substrate comprise processors for rebuilding defective memory modules in the main layer or layers.

20. Apparatus according to claim 1, characterized in that the circuits arranged on or in the substrate comprise processors for dynamic reconstruction of memory modules in the main layer or main layers to optimize performance and lifetimes for the memory modules.

21. Apparatus according to claim 1, characterized in that the inorganic thin film material is silicon, silicon compounds, metal or metal compounds or combinations thereof.

22. Apparatus according to claim 1, characterized in that the main layers are entirely realized in thin film technology.

23. Method for manufacturing a data storage and processing device comprising ROM and/or WORM and/or REWRITEABLE memory modules and data processing modules, where the device is arranged on a substrate, where the memory and processing modules are arranged in a single main layer or several stacked main layers on top of the substrate, where the memory modules and data processing modules in each main layer communicate through vias, surface or edge connections to other main layers and with circuits arranged on or in the substrate, where the device comprises active circuits with transistors and/or diodes to drive the device, and where the memory and data processing modules are arranged by depositing the main layers and the functional sub-layers therein in subsequent steps, and the method is characterized by depositing and processing the layers under thermal conditions which avoid exposing an already deposited and processed underlying layer or layers to a static temperature which exceeds a value i the temperature range 150-450°C or dynamic temperatures that exceed the transient stability limit for polymer materials, the transient stability limit being defined as less than 500°C for a period of less than 10 ms, or process-induced chemical damage, the materials for the layers being selected from thin films of amorphous, polycrystalline or microcrystalline silicon or germanium, oxides or other dielectric materials, and metals or combinations thereof, and deposited by one of the following processes, namely spraying, vapor deposition, chemical vapor deposition or plasma assisted chemical vapor deposition, or spin coating; processing a deposited layer with a conventional semiconductor process compatible with the indicated thermal conditions, the conventional semiconductor process being selected from among photolithography, wet etching, dry etching including reactive ion or plasma etching, chemomechanical polishing, ion implantation and/or combinations thereof; processing a deposited layer by transient heating with a pulsed laser or particle beams to induce crystallization of deposited amorphous films, grain refinement of deposited films and inclusion of activation of dopants therein; and depositing molecular oligomeric or polymeric materials for the layers by one of the following processes, namely solvent techniques, vapor deposition, spraying or other vacuum based techniques, film transfer techniques, or combinations thereof.

24. Method according to claim 23, characterized by producing silicon-based thin-film circuits and transistors in a low-temperature compatible process using a laser-induced crystallization and dopant activation of the thin-film transistors.

25. Method according to claim 23, where a memory module is realized as a matrix-addressable memory with isolation diodes, characterized by forming the isolation diodes in either a vertical or planar configuration by directly depositing amorphous, microcrystalline or polycrystalline n- and p-type silicon or germanium films, and to deposit directly semiconducting organic thin films of oligomer or polymer.

26. Method according to claim 23, where a memory module is realized as a matrix-addressable memory with isolation diodes, characterized by forming the isolation diodes by laser-induced melting and solidification of deposited amorphous or microcrystalline films of inorganic semiconductor material of the n- and p-type directly on underlying , low temperature compatible single layer.

27. Method according to claim 26, characterized by protecting the underlying layer or layers from reacting with the molten semiconductor material during a laser-induced crystallization by arranging a thin film diffusion barrier.

28. Method according to claim 26, characterized by reacting a molten semiconductor material with an underlying layer to form a stable, electrically conductive compound such as silicide.

29. Method according to claim 23, where a memory module is realized as a matrix-addressable memory with isolation diodes, characterized by forming the isolation diodes by laser-induced melting and solidification of deposited amorphous or microcrystalline inorganic film, and by forming a pn junction for the diodes by compensation doping, in that the pn transition is realized either from a deposited layer on an underlying metallization or from so-called auto-doping by using alloy elements in a passive matrix metallization.

30. Method according to claim 23, where a memory module is realized as a matrix-addressable memory with isolation diodes, characterized by forming the isolation diodes by laser-induced melting and solidification of a deposited amorphous or microcrystalline, inorganic film, and forming a schottky barrier diode with an underlying metallization structure or a compound formed by a reaction with the underlying metallization structure.

31. Method according to claim 23, characterized by limiting a laser-induced crystallization within an explosive crystallization regime, so that only a transient melting of the film's surface and formation of self-propagating liquid film is necessary to crystallize the remaining volume of the film.

32. Method according to claim 23, characterized by forming insulating structures from highly resistive or anisotropic contact materials which are used as an insulating diode in the vertical direction and a non-conductive interlayer dielectric in the horizontal direction relative to the layers.

33. Method according to claim 32, characterized by realizing both the isolation diode and the non-conductive interlayer dielectric by a chemically or thermally induced modification of the contact materials.

34. Method according to claim 33, characterized in that the chemically or thermally induced modification takes place respectively by auto-doping of high-resistivity amorphous silicon and laser-induced crystallization of high-resistivity amorphous silicon.

35. Method according to claim 23, where a memory module is realized as a matrix addressable memory with isolation diodes, characterized by forming a diode in spatially limited areas such as the junctions in a matrix and at the same time providing isolation in the lateral direction between the diodes by means of a self-aligning process which restricts the formation of pn junctions to only the spatially limited regions by means of one of the following processes, namely laser-induced crystallization with modulation of absorbed laser energy by features in underlying layers or structures, laser-induced crystallization with modulation of absorbed laser energy by anti-reflective or reflective thin films , limiting the nucleation during laser-induced crystallization to metal regions by controlling a dielectric interlayer surface, use of underlying layers or structures used as dopant sources for the diode junction formation via explosive crystallization, or selective chemical or physical vapor phasea deposition of amorphous or microcrystalline films effected by surface modification of a dielectric interlayer surface.

36. Method according to claim 23, characterized by separating functional sublayers with a planarizing dielectric layer formed by spin coating or other deposition methods, and chemomechanical polishing, the dielectric layer being made of oligomer, polymer or inorganic material.

37. Method according to claim 23, characterized by initiating the induced crystallization by means of directed energy sources that are not lasers, including pulsed ion and electron beams.