NL9500518A - Semiconductor memory circuit - Google Patents
Semiconductor memory circuit Download PDFInfo
- Publication number
- NL9500518A NL9500518A NL9500518A NL9500518A NL9500518A NL 9500518 A NL9500518 A NL 9500518A NL 9500518 A NL9500518 A NL 9500518A NL 9500518 A NL9500518 A NL 9500518A NL 9500518 A NL9500518 A NL 9500518A
- Authority
- NL
- Netherlands
- Prior art keywords
- region
- type
- voltage
- zone
- channel
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 64
- 238000003860 storage Methods 0.000 claims abstract description 68
- 230000004888 barrier function Effects 0.000 claims abstract description 20
- 239000002800 charge carrier Substances 0.000 claims abstract description 12
- 239000004020 conductor Substances 0.000 claims abstract description 11
- 239000011810 insulating material Substances 0.000 claims abstract description 11
- 230000015556 catabolic process Effects 0.000 claims description 12
- 230000005669 field effect Effects 0.000 claims description 10
- 230000007704 transition Effects 0.000 claims description 6
- 239000002019 doping agent Substances 0.000 abstract description 9
- 210000004027 cell Anatomy 0.000 description 58
- 229910052751 metal Inorganic materials 0.000 description 22
- 239000002184 metal Substances 0.000 description 22
- 239000000758 substrate Substances 0.000 description 20
- 238000000034 method Methods 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 7
- 238000009826 distribution Methods 0.000 description 6
- 238000002955 isolation Methods 0.000 description 5
- 210000000352 storage cell Anatomy 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 230000003068 static effect Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 3
- 230000001066 destructive effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 230000006698 induction Effects 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000002829 reductive effect Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 239000002772 conduction electron Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910052596 spinel Inorganic materials 0.000 description 1
- 239000011029 spinel Substances 0.000 description 1
- 239000007921 spray Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7391—Gated diode structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/7722—Field effect transistors using static field induced regions, e.g. SIT, PBT
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/10—DRAM devices comprising bipolar components
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
Halfgeleidergeheugenschakeling.Semiconductor memory circuit.
De uitvinding heeft betrekking op eenhalfgeleidergeheugeninrichting met ten minste éénhalfgeleidergeheugencel in een voor de halfgeleider-geheugencellen gemeenschappelijk halfgeleiderlichaam,waarbij elke halfgeleidergeheugencel is samengesteld uit eentransistor van het overgangstype met een kanaalgebied vaneen eerste geleidingstype en een capaciteit van twee doorisolerend materiaal van elkaar gescheiden eerste en tweedeelektrodegebieden, waarbij het kanaalgebied van develdeffekttransistor ten minste plaatselijk wordt begrensddoor een met een eerste geleider verbonden ringvormigstuurgebied van het aan het eerste geleidingstypetegengestelde tweede geleidingstype en zich in de richtingloodrecht op een hoofdvlak van het halfgeleiderlichaamuitstrekt tussen een met een tweede geleider verbonden, eendeel van lage weerstand bevattend toevoergebied van heteerste geleidingstype en het, het eerste elektrodegebied vande capaciteit vormende opslaggebied van het eerstegeleidingstype.The invention relates to a semiconductor memory device having at least one semiconductor memory cell in a semiconductor body common to the semiconductor memory cells, each semiconductor memory cell being composed of a transistor of the transition type having a channel region of a first conductivity type and a capacity of two insulating material separated from each other first and second electrode regions, the channel region of the field effect transistor being at least locally bounded by an annular control region of a second conductor opposed to the first conductivity type of the second conductivity opposed to a first conductor and extending in the direction perpendicular to a major plane of the semiconductor body connected to a second conductor portion of low resistance of the first conductivity type and the first electrode region of the capacitance storage region of the first conductivity type.
Een dergelijke halfgeleidergeheugenschakeling is bekenduit het Amerikaanse octrooischrift 3.986.180. Bij eenuitvoeringsvorm van de bekende halfgeleidergeheugen¬inrichting is het opslaggebied gevormd in het aan hethoofdoppervlak grenzende deel van het kanaalgebied enbestaat het tweede elektrodegebied uit het door een dunnelaag isolerend materiaal van het hoofdoppervlak gescheidendeel van een strookvormige metalen geleider. Deze opbouw vande veldeffekttransistor en de condensator maakt het mogelijkom halfgeleidergeheugenschakelingen met een grote dichtheidaan halfgeleidergeheugencel1en te vervaardigen.Such a semiconductor memory circuit is known from United States Patent Specification 3,986,180. In an embodiment of the prior art semiconductor memory device, the storage region is formed in the portion of the channel region adjacent to the major surface and the second electrode region consists of the portion of a strip-shaped metal conductor separated by a thin layer of insulating material from the major surface. This construction of the field effect transistor and the capacitor makes it possible to manufacture semiconductor memory circuits with a high density of semiconductor memory cells.
De uitvinding beoogt te voorzien in halfgeleider-geheugenschakelingen met een dergelijke opbouw, die bij eengrote werksnelheid en gering energieverbruik kunnen worden' bedreven.The object of the invention is to provide semiconductor memory circuits with such a structure, which can be operated at a high operating speed and low energy consumption.
Daartoe voorziet de uitvinding in een halfgeleider-geheugenschakeling van de in de aanhef beschreven soort methet kenmerk, dat de transistor van het overgangstype een bipolaire transistor van het doorslagtype is, dat het, heteerste elektrodegebied van de capaciteit vormende,opslaggebied sterk gedoteerd is en apart van hettoevoergebied is aangebracht, dat het kanaalgebied verarmdi is en een hoge soortelijke weerstand heeft met eendoteringsconcentratie van 10χ cm tot 10'LOcm' , waarbij hetverarmde kanaalgebied zodanige lage doteringen en afmetingenheeft, dat de spanningsverdeling erin een spanningsbarrièrevoor ladingsdragers kan vormen, die onder bestuur van de aanl het stuurgebied aangelegde spanning ten opzichte van de aande genoemde geleiders aangelegde spanning stroom-spanningskarakteristieken van de transistor geeft, dieonverzadigd zijn, waarbij het ene van de toevoer en deopslaggebieden tegen het oppervlak van het halfgeleider-i lichaam aanligt en het andere daarmede in de richtingloodrecht op het oppervlak van het halfgeleiderlichaam isgealigneerd.To this end, the invention provides a semiconductor memory circuit of the type described in the preamble, characterized in that the transistor of the transition type is a bipolar transistor of the breakdown type, which is the first electrode region of the capacitance storage region and is highly doped. the supply region is arranged, that the duct region is depleted and has a high resistivity with a doping concentration of 10χ cm to 10'LOcm ', the depleted duct region having such low dopings and dimensions that the voltage distribution therein can form a voltage barrier for charge carriers which can be controlled by the voltage applied to the control region with respect to the conductors applied to said conductors gives current-voltage characteristics of the transistor which are unsaturated, one of the supply and storage areas being in contact with the surface of the semiconductor body and the other therewith in the direction perpendicular to the surface of the semiconductor body is aligned.
Deze keuze van de doteringsstofconcentratie en deafmetingen van het door het stuurgebied omsloten deel van) het kanaalgebied heeft tot gevolg dat de veldeffekt-transistor een niet verzadigde stroomspanningskarakteristiekvertoont.This choice of the dopant concentration and the dimensions of the portion of the channel region enclosed by the control region results in the field effect transistor exhibiting an unsaturated current voltage characteristic.
Hierbij wordt opgemerkt dat een halfgeleiderpoort-schakeling, die is voorzien van in een gemeenschappelijk) halfgeleiderlichaam vormende veldeffekttransistors, waarvande kanaalgebieden van een eerste geleidingstype zich van hethoofdoppervlak van het halfgeleiderlichaam in een richtingloodrecht op het hoofdoppervlak door een aan het hoofd¬oppervlak in het halfgeleiderlichaam gevormd oppervlakte-) gebied van het aan het eerste geleidingstype tegengesteldetweede geleidingstype uitstrekken tot een voor develdeffekttransitors gemeenschappelijk toevoergebied van heteerste geleidingstype bekend is uit de publikatieElectronics 49 (1976, 08, 19) 17, 4E/6E. Bij de voor deze5 halfgeleiderpoortschakelingen toe te passen veldeffekt¬transistors strekkende de verarmingslagen, die - bijafwezigheid van uitwendige spanningen - als gevolg van deaan de gelijkrichtende overgangen tussen het alsgemeenschappelijk stuurgebied dienst doende oppervlakte- gebieden en de kanaalgebieden optredende diffusiepotentiaalworden opgewekt in de kanaalgebieden zich uit over de geheledoorsnede van de kanaalgebieden.It should be noted that a semiconductor gate circuit comprising field effect transistors forming a common semiconductor body, the channel regions of a first conductivity type of which are formed from the main surface of the semiconductor body in a direction perpendicular to the main surface by a main surface in the semiconductor body surface area of the second conduction type opposite to the first conduction type extend to a first conduction type feed region common for field effect transitors is known from the publication Electronics 49 (1976, 08, 19) 17, 4E / 6E. In the field-effect transistors to be used for these 5 semiconductor gate circuits, the depletion layers extend which - in the absence of external voltages - are generated in the channel areas as a result of the rectifying transitions between the common control area and the channel areas. the whole cross-section of the channel areas.
Verder wordt opgemerkt dat uit de publikatie IEEETransactions on Electron Devices 22 (1975, 04) 4, 185/197veldeffekttransistors, die een niet verzadigde stroom-spanningskarakteristiek vertonen, bekend zijn. Deze nietverzadigde stroomspanningskarakteristieken treden op bijals enkelvoudig halfgeleiderelement uitgevoerde veldeffekt-transistors, waarbij het toevoergebied op zeer korteafstand van het stuurgebied is gevormd ter verkleining vande kanaalserieweerstand van het kanaalgebied in de doorverarmingslagen teweeg te brengen afgeknepen toestand.It is further noted that the publication IEEETransactions on Electron Devices 22 (1975, 04) 4, 185/197 field effect transistors, which exhibit an unsaturated current-voltage characteristic, are known. These unsaturated current voltage characteristics occur on field effect transistors constructed as a single semiconductor element, the supply region being formed at a very short distance from the control region to reduce the channel series resistance of the channel region in the pinch-off state.
De uitvinding wordt toegelicht aan de hand van detekening. Hierin toont resp. tonen:The invention is elucidated on the basis of the drawing. Herein resp. show:
Fig. IA - 1D schematische weergaven van de grondgedachtevan de geheugencel volgens de uitvinding;Fig. 1A-1D schematic representations of the basic idea of the memory cell according to the invention;
Fig. 2A - 2C energiediagrammen voor de geheugencel indrie werktoestanden;Fig. 2A - 2C energy diagrams for the memory cell in three working states;
Fig. 3 een equivalentieschema van de geheugencel volgenseen uitvoeringsvorm van de uitvinding;Fig. 3 is an equivalence diagram of the memory cell according to an embodiment of the invention;
Fig. 4 - 8 geheugeninrichtingen van het type met eenbipolaire doorslagtransistor (punch-through bipolartransistor) volgens uitvoeringsvormen van de uitvinding, 1 waarin fig. 4 en 5 schematische dwarsdoorsneden zijn vangeheugeninrichtingen; fig. 5B - 5D schematischedwarsdoorsneden zijn van hoe de inrichting volgens fig. 5wordt vervaardigd en fig. 6 - 8 schematische dwarsdoorsnedenzijn van geheugencel1en; en tenslottei Fig. 9 en 10 schematische dwarsdoorsneden van degeheugeninrichtingen volgens andere uitvoeringsvormen van deuitvinding.Fig. 4-8 memory devices having a bipolar breakdown transistor (punch-through bipolar transistor) according to embodiments of the invention, 1 in which Figures 4 and 5 are schematic cross-sections of memory devices; Figures 5B-5D are schematic cross sections of how the apparatus of Figure 5 is manufactured and Figures 6-8 are schematic cross sections of memory cells; and finally FIG. 9 and 10 show schematic cross sections of the memory devices according to other embodiments of the invention.
Fig. IA, IB, 1C en 1D tonen schema's ter toelichting vande werkprincipes van kenmerkende voorbeelden van dehalfgeleidergeheugencel volgens de uitvinding.Fig. 1A, IB, 1C and 1D show diagrams illustrating the working principles of typical examples of the semiconductor memory cell of the invention.
Fig. 2A, 2B en 2C tonen drie wijzen van• spanningsverdeling in een geheugencel als weergegeven infig. IA - 1D.Fig. 2A, 2B and 2C show three modes of voltage distribution in a memory cell as shown. IA - 1D.
Fig. IA toont een voorbeeld van een geheugencel met een l Ak. « _ opslaggebied 11 van het n+-type, een kanaalgebied 12 van hetn'-type en een toevoergebied 13 van het n+-type, gevormd ineen halfgeleidersubstraat of ondergrond 15 van het p-type.Fig. IA shows an example of a memory cell with an Ak. N + type storage region 11, n 'type channel region 12 and n + type supply region 13 formed in a p-type semiconductor substrate or substrate 15.
In de praktijk kunnen de twee gebieden van het n+-type in deondergrond 15 van het p-type met hoge soortelijke weerstand(dat wil zeggen lage doteringsconcentratie) gevormd worden.In dit stadium vormt de als diffusiepotentiaal optredendespanning tussen de n+ gebieden 11 en 13 en de ondergrondverarmingslagen of spanningsbarrières, die de twee n+-typei gebieden omgeven. Op deze wijze worden geleidingselektronenopgesloten in de n+-type gebieden door de inwendigespanning. Het gebied tussen de twee n+-type gebieden 11 en13 wordt gevormd door een siliciumgebied van het n'-type vanhoge soortelijke weerstand, bijvoorbeeld door diffusie ofί selectieve groei. In dit stadium bestaat eveneens eeningebouwde spanning tussen het gebied 12 van het n'-type ende ondergrond 15 van het p-type, evenals tussen het gebied12 van het n'-type en de gebieden 11 en 13 van het n+-type.De spanningsverdeling in deze geheugencel is weergegeven inl fig. 2A. De spanningsbarrière wordt gevormd tussen hettoevoergebied 13 en het opslaggebied 11 en heeft een hoogteΦ. Verondersteld wordt, dat het opslaggebied 11 en hettoevoergebied 13 in hoofdzaak loodrecht op het halfgeleider-oppervlak (niet weergegeven) staan en dat het opslaggebied> 11 is aangebracht aan de oppervlaktezijde. Wanneer eenpositieve spanning aan het halfgeleideroppervlak wordtaangelegd voor het verhogen van de spanning van het gebied11 van het n+-type ten opzichte van die van het gebied 13van het n+-type, wordt de aangelegde spanning in hoofdzaak) gebruikt in het gedepleteerde gebied van hoge soortelijkeweerstand voor het vormen van een spanningsverdeling alsweergegeven in fig. 2B. De hoogte van de spanningsbarrièreΦ voor elektronen in het gebied 13 van het n+-type in derichting naar het gebied 11 van het n+-type, wordt verlaagd5 en de elektronen in het gebied 13 van het n+-type beginnenover de spanningsbarrière heen naar het opslaggebied 11 tebewegen. Dan wordt het toevoergebied 13 positief geladen(tekort aan elektronen) en het opslaggebied 11 negatief(overmaat aan elektronen) dankzij de stroomvloeiing tussen het toevoergebied 13 en het opslaggebied 11. Bijgevolg wordtde spanningsbarrière Φ tussen het toevoergebied 13 en hetgebied 12 van het n'-type verhoogd en wordt de spanningsvaltussen het gebied 12 van het n'-type en het opslaggebied 11verlaagd. Op deze wijze ontstaat de spanningsverdeling, dieis weergegeven met de onderbroken lijn in fig. 1B. Bijgevolgneemt de stroomvloeiing geleidelijk af en houdt uiteindelijkop. Indien de spanning, die aan het halfgeleideroppervlakwordt aangelegd, gedurende het laadproces wordtuitgeschakeld, wordt het opslaggebied 11 negatief geladen enhet toevoergebied positief. Op deze wijze wordt de spanning(voor elektronen) van het opslaggebied 11 hoger dan die vanhet toevoergebied 13 in tegenstelling tot de spannings¬verdeling bij het oplaadproces. Deze toestand is in fig. 2Cweergegeven.In practice, the two n + type regions in the p-type substrate 15 of high resistivity (i.e., low dopant concentration) may be formed. At this stage, the diffusion potential voltage between the n + regions 11 and 13 and the subsurface depletion layers or stress barriers surrounding the two n + -type areas. In this way, conduction electrons are trapped in the n + type regions by the internal voltage. The region between the two n + type regions 11 and 13 is formed by a n 'type silicon region of high resistivity, for example, by diffusion or selective growth. At this stage, there is also a built-in voltage between the n 'type region 12 and the p type substrate 15, as well as between the n' type region 12 and the n + type regions 11 and 13. Figure 2A is shown in this memory cell. The voltage barrier is formed between the supply area 13 and the storage area 11 and has a height Φ. It is assumed that the storage area 11 and the supply area 13 are substantially perpendicular to the semiconductor surface (not shown) and that the storage area> 11 is disposed on the surface side. When a positive voltage is applied to the semiconductor surface to increase the voltage of the n + type region 11 relative to that of the n + type region 13, the applied voltage is mainly used in the depleted region of high resistivity for forming a voltage distribution as shown in Fig. 2B. The height of the voltage barrier Φ for electrons in the n + type region 13 towards the n + type region 11 is decreased5 and the electrons in the n + type region 13 begin across the voltage barrier to the storage region 11 to move. Then the supply region 13 becomes positively charged (shortage of electrons) and the storage region 11 becomes negative (excess of electrons) due to the flow of current between the supply region 13 and the storage region 11. Consequently, the voltage barrier Φ between the supply region 13 and the region 12 of the n'- type and the voltage drop between the n 'type region 12 and the storage region 11 is decreased. In this way the voltage distribution, which is shown by the broken line in Fig. 1B, is produced. Consequently, the flow of current gradually decreases and eventually ceases. If the voltage applied to the semiconductor surface is turned off during the charging process, the storage area 11 becomes negatively charged and the supply area is positive. In this way, the voltage (for electrons) of the storage region 11 becomes higher than that of the supply region 13 as opposed to the voltage distribution in the charging process. This state is shown in Figure 2C.
Men kan zien, dat het toevoergebied en het opslaggebiedverwisseld kunnen worden. Het opslaggebied slaat namelijkvrije ladingsdragers op, zoals beschreven is, maar hetopslaggebied kan eveneens gedepleteerd worden (vrijeladingsdragersverliezen). Met andere woorden kan hetzijovermaat van ladingsdragers of tekort aan ladingsdragers alsgeheugentoestand gebruikt worden. In dit geval zal,afhankelijk van de doteringsconcentratie van de ondergrond15 en eveneens door het effektieve bereik van het elekrischeveld, dat door deze ladingen gevormd wordt, despanningsverdeling veranderen van de getrokken kromme tot inde onderbroken kromme (die het geval weergeeft van eenideale isolator, d.w.z. oneindige Debye lengte).It can be seen that the supply area and the storage area can be swapped. Namely, the storage area stores free charge carriers as described, but the storage area can also be depleted (free charge carrier losses). In other words, either excess of charge carriers or shortage of charge carriers can be used as a memory condition. In this case, depending on the dopant concentration of the substrate15 and also by the effective range of the electric field formed by these charges, the voltage distribution will change from the drawn curve to the interrupted curve (representing the case of an ideal insulator, ie infinite Debye length).
Wanneer de lekstrook van het opslaggebied beschouwdwordt, verdient het niet de voorkeur dat het gebied met hogesoortelijke weerstand zich te ver uitbreidt tot debuitenzijde van het opslaggebied tot in de ondergrond. Vooreen snelle werking van een geheugencel is het van belang decapaciteit te verlagen die behoort bij de pn overgang(d.w.z. de breedte van de depletielaag te vergroten) zodathet doelmatig is een laag van hoge soortelijke weerstandnabij en rondom de n+-type gebieden 11 en 13 aan te brengen.Verder verdient het vanuit een vervaardigingsoogpunt van eenhalfgeleiderinrichting de voorkeur het omgevende gebied te laten bestaan uit een halfgeleidergebied met eengelijkmatige doteringsconcentratie. Er bestaat een optimaledoteringsconcentratie van de ondergrond voor eenhalfgeleiderinrichting met een bepaalde (gewenste)werksnelheid. In de geheugenceistrukturen, die in fig. 1B, 1C en 1D zijn weergegeven, is de voorkoming van lekstroomverbeterd. In fig. 1B en 1C wordt het verbindingskanaal-gebied 12 smaller gemaakt in vergelijking met ten minste hetopslaggebied of het toevoergebied. In fig. 1D wordt hetverbindingskanaalgebied 12 zodanig gevormd, dat het eenzogenaamde "normaal uit" struktuur vormt, waarin de dragersdoor het centrale gebied van het kanaalgebied 12 bewogenworden, dat geopend wordt door de inleesspanning envervolgens gesloten na het opslaan van de ladingsdragers,hetgeen tot stand wordt gebracht door het uitschakelen vande inleesspanning.When considering the leakage area of the storage area, it is not preferable that the high-resistivity area extends too far from the outside of the storage area to the subsurface. For a fast operation of a memory cell, it is important to decrease the capacitance associated with the pn junction (ie, increase the width of the depletion layer) so that a layer of high resistivity near and around the n + type regions 11 and 13 is effective Furthermore, from a manufacturing point of view of a semiconductor device, it is preferable to have the surrounding region consist of a semiconductor region with a uniform doping concentration. There is an optimum doping concentration of the substrate for a semiconductor device with a certain (desired) operating speed. In the memory structures shown in Figures 1B, 1C and 1D, leakage current prevention is improved. In Figs. 1B and 1C, the connecting channel area 12 is made narrower compared to at least the storage area or the feed area. In Fig. 1D, the connecting channel region 12 is formed to form a so-called "normally off" structure in which the carriers are moved through the central region of the channel region 12, which is opened by the read voltage and subsequently closed after the storage of the charge carriers, which establishes is brought by switching off the read-in voltage.
Het uitlezen van de opgeslagen gegevens kan opverschillende wijzen plaatsvinden. De eenvoudigste wijze ishet uitbreiden van het toevoergebied tot de buitenzijde ende aanwezigheid of afwezigheid van een stroom te detecteren,wanneer een uitleesspanning wordt aangelegd. In fig. 2C iszichtbaar, dat de invloed van de opgeslagen lading zichuitbreidt tot de buitenzijde van het opslaggebied 11,kenmerkend voor de Debye lengte. Bijgevolg is het, wanneereen taster gevoelig is voor een elektrisch veld of eenelektrische spanning en wordt aangebracht nabij hetopslaggebied binnen de Debye lengte, mogelijk de opgeslageninformatie niet destructief af te tasten. Een FET of SIT kanbijvoorbeeld nabij het opslaggebied 11 worden aangebrachtbinnen de Debye lengte voor het detecteren van deverandering van weerstand door het elektrische veld. Bijwijze van alternatief kan een halfgeleiderdiode verbondenzijn tussen de toevoer- en opslaggebïeden op zodanige wijze,dat de opgeslagen lading niet door de diode zal vloeien.Wanneer bijvoorbeeld het opslaggebied is gevormd met eengebied van het n+-type en elektronen opslaat, wordt de anodevan een diode met het opslaggebied verbonden. In eendergelijk geval zal een uitleesimpuls van negatievepolariteit aan het brongebied worden aangelegd. Wanneer er geen geheugeninhoud is (geen overmaat elektronen) in hetopslaggebied, zal de uitleesimpuls een veld in degeleidingsrichting over de diode vormen en kan stroomvloeien. Wanneer er een geheugeninhoud is (overmaatelektronen) in het opslaggebied, verlaagt de uitleesimpulsslechts het keerveld over de diode en kan geen stroomvloeien. Op deze wijze kan een niet-destructieve uitlezingtot stand worden gebracht door het aftasten van deafwezigheid van een stroom. Verschillende conventionelemethoden kunnen gebruikt worden voor het uitlezen van deopgeslagen geheugeninhoud. Een van de meest effektieveuitlezingen voor het verbeteren van de integratiedichtheiden het discriminatievermogen is het aanleggen van eenelektrisch veld tegengesteld aan de richting, die gebruiktwerd bij het opslagproces. Het geheugen kan uitgelezenworden door de terugstroming van de stroom vanuit deopslagcel 11 naar het toevoergebied 11 via de stroom-koppeling of een statische koppeling af te tasten. Op dezewijze is, tenzij het geheugen met een zeer kleine stroom| wordt uitgelezen, het leesproces destructief. Een anderedestructieve uitlezing bestaat in een methode, waarin eenleespanning van dezelfde polariteit als die van deopslagspanning aan de opslagcel wordt aangelegd en deafwezigheid of de verlaging van de stroom wordt uitgelezen» als geen geheugeninhoud.Reading out the stored data can take place in various ways. The simplest way is to extend the supply area to the outside and detect the presence or absence of a current when a readout voltage is applied. In Fig. 2C it can be seen that the influence of the stored charge extends to the outside of the storage area 11, characteristic of the Debye length. Accordingly, when a probe is sensitive to an electric field or an electrical voltage and is applied near the storage area within the Debye length, it is possible to non-destructively scan the stored information. For example, a FET or SIT may be placed near the storage area 11 within the Debye length to detect the change in resistance due to the electric field. Alternatively, a semiconductor diode may be connected between the supply and storage regions in such a way that the stored charge will not flow through the diode. For example, when the storage region is formed with an n + type region and stores electrons, the anode of a diode connected to the storage area. In such a case, a read pulse of negative polarity will be applied to the source region. When there is no memory content (no excess electrons) in the storage area, the read pulse will form a field in the conduction direction across the diode and may flow. When there is a memory content (excess electrons) in the storage area, the read pulse lowers only the reverse field across the diode and no current can flow. In this way, a non-destructive reading can be achieved by sensing the absence of a current. Various conventional methods can be used to read out the stored memory contents. One of the most effective readings for improving integration densities and discrimination is applying an electric field opposite to the direction used in the storage process. The memory can be read by sensing the backflow of the current from the storage cell 11 to the supply region 11 via the flow coupling or a static coupling. In this way, unless the memory with a very small current is | is read, the reading process is destructive. Another destructive reading consists in a method in which a reading voltage of the same polarity as that of the storage voltage is applied to the storage cell and the absence or decrease of the current is read as no memory content.
Zoals uit de bovenstaande beschrijving blijkt, ligt hethoofdprincipe in het memoriseren of een lading zich in eencel aan de ene zijde of in een cel aan de andere zijdebevindt. Dit kan een ping-pong of volleybal-geheugen genoemdi worden. Als een wijziging van dit ping-pong-geheugen kan decel aan één zijde op een gemeenschappelijke spanning wordengehouden en de spanning van de andere cel of destroomvloeiïng vanuit de andere cel gedetecteerd worden voorhet aftasten van opgeslagen informatie. Ook kunnen er velei variaties in een dergelijk ping-pong-geheugen aangebrachtworden, zoals de vakman duidelijk zal zijn.As can be seen from the description above, the main principle lies in memorizing whether a charge is in a cell on one side or in a cell on the other side. This can be called a ping pong or volleyball memory. As a modification of this ping-pong memory, the cell on one side can be held at a common voltage and the voltage of the other cell or the flow of current from the other cell can be detected for scanning stored information. Many variations can also be provided in such a ping-pong memory, as will be clear to the skilled person.
In het volgende worden concrete uitvoeringsvormen van dehalfgeleidergeheugenschakeling volgens de uitvindingbeschreven.In the following, concrete embodiments of the semiconductor memory circuit according to the invention are described.
Fig. 3A toont een equivalente basisketen, die vantoepassing is op de meeste onderstaande uitvoeringsvormen.Hier is een capaciteit 101 verbonden met één van destroomelektroden (weergegeven als het afvoergebied in defiguur) van een veldeffekttransistor 100 van het statischeinductietype. Een stuurelektrode van transistor 100 isverbonden met de adreslijn 124 en een toevoergebied isverbonden met een cijferlijn 123. De capaciteit 101 wordtten minste gedeeltelijk gevormd door de afvoercapaciteit.Fig. 3A shows an equivalent base circuit, applicable to most of the embodiments below. Here, a capacitance 101 is connected to one of the current electrodes (shown as the drain area in the figure) of a field effect transistor 100 of the static induction type. A control electrode of transistor 100 is connected to the address line 124 and a supply region is connected to a digit line 123. The capacitance 101 is formed at least in part by the drain capacitance.
De transistor van het statische inductietype 100 wordtgevormd met een bipolaire transistor van het doorslagtype(punch-through type) met een in hoofdzaak afgeknepenbasisgebied.The static induction type 100 transistor is formed with a punch-through type bipolar transistor having a substantially pinched base region.
Deze bipolaire transistor van het doorslagtype (punch-through bipolar transistor) is werkzaam als statischeinductietransistor, wanneer het basisgebied nagenoegvolledig gedepleteerd is (afgeknepen) en toch een spannings-barrière vormt voor ladingsdragers in het emittorgebied.Hoewel de struktuur van het bipolaire type gebieden bevatvan twee geleidingstypen in de stroombaan (d.w.z. emittor-en collectorgebieden van één geleidingstype en eenbasisgebied van het andere geleidingstype) is hetbasisgebied van de transistor van het bipolairedoorslagprincipe volgens de uitvoeringsvormen van deonderhavige uitvinding, nagenoeg volledig gedepleteerd.Bijgevolg zal het geleidingstype van het basisgebiednagenoeg volledig zijn betekenis verliezen, met uitzonderingdat het basisgebied geïoniseerde doteerstofatomen bevat vaneen zodanige polariteit, dat ladingsdragers vanuit deemittor- en collectorgebieden worden afgestoten. Daarom isde bipolaire transistor van het doorslagtype volgens deuitvoeringsvormen van de onderhavige uitvinding analoog teachten aan een unipolaire transistor. Wanneer een niet-gedepleteerd gebied van hetzelfde geleidingstype nabij eennagenoeg volledig gedepleteerd basisgebied gevormd wordt,zal een dergelijk niet-gedepleteerd gebied in dezebeschrijving een "poortgebied" worden genoemd.This breakdown-type bipolar transistor (punch-through bipolar transistor) acts as a static induction transistor when the base region is substantially depleted (pinched) and yet forms a voltage barrier to charge carriers in the emitter region. Although the structure of the bipolar type regions includes two conductivity types in the current path (i.e., emitter and collector regions of one conductivity type and one base region of the other conductivity type) is the base region of the transistor of the bipolar breakdown principle according to the embodiments of the present invention, almost completely depleted, so the conductivity type of the base region will almost completely lose its meaning except that the base region contains ionized dopant atoms of such polarity that charge carriers are repelled from the emitter and collector regions. Therefore, the breakdown type bipolar transistor according to the embodiments of the present invention is analogous to a unipolar transistor. When an undepleted region of the same conductivity type is formed near a substantially fully depleted base region, such an undepleted region will be referred to as a "gate region" in this description.
Fig. 4 toont een schematische doorsnede van geheugen-cellen van het bipolaire doorslagtransistortype volgens een uitvoeringsvorm van de uitvinding. Elke geheugencel bevateen ondergrond 715 van het p-type, een toevoergebied 713 vanhet n+-type, een gebied 713' van het n"-type (dat alstoevoergebied gebruikt kan worden maar ook achterwegegelaten indien dit gewenst is), een gebied 711' van het n‘-type, een opslaggebied 711 van het n+-type, een basisgebied754 van het p-type tussen het gebied 711' van het n'-type,en 713' een metaallaag 721, die op het n+-type opslaggebied711 is aangebracht met daartussen een isolatiegebied 716,waarbij een isolatiegebied 718 is aangebracht tussenaangrenzende geheugencel1en en deze van elkaar scheidt, eenpoortgebied 714 van het p-type aanligt aan het basisgebied754 van het p-type en een metaalgebied 724, dat verbonden ismet het poortgebied 714 van het p-type.Fig. 4 shows a schematic cross section of bipolar breakdown transistor type memory cells according to an embodiment of the invention. Each memory cell contains a p-type substrate 715, an n + type supply region 713, an n "type region 713 '(which may be used as a supply region but also omitted if desired), an area 711' of the n 'type, an n + type storage region 711, a p type base region 754 between the n' type region 711 ', and 713' a metal layer 721 deposited on the n + type storage region 711 therebetween, an isolation region 716, wherein an isolation region 718 is arranged between adjacent memory cells 1 and separates them, a p-type gate region 714 abuts the p-type base region 754 and a metal region 724, which is connected to the p-type gate region 714. type.
Wanneer een inleesbewerking wordt uitgevoerd, wordt despanning van de opslagcel 711 verlaagd via de spanning op demetaalelektrode 721 en tegelijk wordt een zodanige spanningin de geleidingsrichting aangelegd aan de poortelektrode724, dat de in het kanaalgebied gevormde spanningsbarrièreverkleind wordt door het versmallen en verlagen van hetbarrièregebied in het kanaalgebied tussen het toevoergebied713 en het opslaggebied 711. Daardoor worden ladingsdragershet opslaggebied ingedreven en daarin opgeslagen door eenstroomvloeiïng door het kanaalgebied. Voor opslagcellen,waarin geen dragers (elektronen) moeten worden opgeslagenwordt een dergelijke spanning niet aan de poortelektrode 724aangelegd. Wanneer geheugencel1en een tweedimensionalematrix vormen, kunnen de geheugencel1en bestuurd worden doorde spanning die wordt aangelegd aan de zogenaamdekolomelektrode 721 en de zogenaamde rijelektrode 724.Gedurende de opslagtoestand van de geheugencel1en kan elkeelektrode geaard worden en kan de energievoeding wordenuitgeschakeld.When a read-in operation is performed, the voltage of the storage cell 711 is decreased through the voltage on the metal electrode 721 and at the same time, a voltage is applied in the conducting direction to the gate electrode 724 such that the voltage barrier formed in the channel region is reduced by narrowing and lowering the barrier region in the channel region between the supply area 713 and the storage area 711. Thereby, charge carriers are driven into the storage area and stored therein by a flow of current through the channel area. For storage cells in which no carriers (electrons) are to be stored, such a voltage is not applied to the gate electrode 724. When memory cells 1 form a two-dimensional array, the memory cells 1 can be controlled by the voltage applied to the so-called column electrode 721 and the so-called row electrode 724. During the storage state of the memory cells 1, each electrode can be grounded and the power supply switched off.
Wanneer de geheugencel1en uitgelezen moeten worden,wordt de spanningsbarrière van het kanaalgebied verlaagddoor de spanning, die aan de poortelektrode 754 wordtaangelegd en bovendien kan, indien dit nodig is, de spanningvan de toevoergebieden 713 en 713' enigszins verlaagdworden.When the memory cells are to be read, the voltage barrier of the channel region is lowered by the voltage applied to the gate electrode 754 and, moreover, if necessary, the voltage of the supply regions 713 and 713 'may be slightly decreased.
Fig. 5 toont een schematische doorsnede doorhalfgeleidergeheugencellen van het bipolaire doorslagtypevolgens een verdere uitvoeringsvorm van de uitvinding. Degeheugeninrichting bevat een ondergrond 715 van het p-type,i toevoergebieden 713 van het n+-type, die zijn ingebed in deondergrond 715, een gebied 713' van het n'-type, basis¬gebieden 754 van het p-type tussen het toevoergebied 713 ende opslaggebieden 711, isolatiegebieden 718 tussen degeheugencellen en metaalgebieden 721, die op hetI opslaggebied 711 zijn aangebracht via de isolerende laag718. In dit geval wordt geen elektrode voor het basisgebied754 aangebrcaht. Het basisgebied 754 is gevormd uit eenhalfgeleider van het p-type (of een intrinsieke) met eenhoge soortelijke weerstand. De opslagcel is voorzien van eeni metaalisolator-halfgeleiderstruktuur.Fig. 5 shows a schematic cross section semiconductor memory cells of the bipolar breakdown type according to a further embodiment of the invention. The memory device includes a p-type substrate 715, n + type supply regions 713 embedded in the sub-surface 715, an n'-type region 713 ', p-type base regions 754 between the supply region 713 and the storage areas 711, isolation areas 718 between the memory cells and metal areas 721, which are deposited on the storage area 711 via the insulating layer 718. In this case, no base region electrode 754 is applied. The base region 754 is formed of a p-type (or intrinsic) semiconductor with a high resistivity. The storage cell is provided with a metal insulator semiconductor structure.
De inleesbewerking van de geheugencel wordt in hoofdzaaktot stand gebracht door een positieve spanning, die aan dezogenaamde kolomelektrode 721 wordt aangelegd, terwijl deuitleesbewerking in hoofdzaak wordt uitgevoerd door de) positieve spanning, die aan de zogenaamde rij elektrode 713(toevoergebied) wordt aangelegd. Indien aanvullendeelektroden in het poortgebied 754 worden aangebracht, zal dewerkprestatie van de geheugencel nog worden verbeterd.The read-in operation of the memory cell is mainly accomplished by a positive voltage applied to the so-called column electrode 721, while the read-out operation is mainly performed by the positive voltage applied to the so-called row electrode 713 (supply region). If additional electrodes are placed in the gate region 754, the operating performance of the memory cell will be further improved.
Fig. 5B, 5C en 5D tonen schematisch de vervaardigings-j stappen van de geheugencellen, die in fig. 36A zijnweergegeven. Fig. 5B toont de stap, waarin het toevoergebied713 van het n+-type wordt gevormd door gebruik te maken vanselectieve diffusie van het doteringsstof van het n-type,zoals arseen (As), antimoon (Sb), fosfor (P) en dergelijke, ) onder gebruikmaking van siliciumoxyde (SiC^) voor de laag785, die gevormd is op de ondergrond 715 van silicium van het p-type in de vorm van een masker. De ondergrond heeft . . 14 20 -3 een dotermgsconcentratie van ongeveer 10 tot 10 cm .Fig. 5B, 5C and 5D schematically show the manufacturing steps of the memory cells shown in Fig. 36A. Fig. 5B shows the step in which the n + type feed region 713 is formed using selective diffusion of the n-type dopant such as arsenic (As), antimony (Sb), phosphorus (P) and the like) under using silicon oxide (SiCl 3) for the layer 785 formed on the p-type silicon substrate 715 in the form of a mask. The substrate has. . 14 20 -3 a dopant concentration of about 10 to 10 cm.
De siliciumoxydelaag 785, die in fig. 5B is aangegeven, 5 wordt na de diffusie verwijderd. In fig. 5C worden onder gebruikmaking van de bekende epitaxiale groeimethode een laag 713' van het n-type met een doteringsconcentratie van10 17 -3 ongeveer 10 tot 10 cm , een laag 754 van het p-type met . . 10 17 -3 een dotermgsconcentratie van ongeveer 10 tot 10 cm en een laag 711 van het n-type met een stoorstofconcentratie10 17 -3 van ongeveer 10 tot 10 cm gevormd, waarna hetsiliciumoxyde (S1O2) van de laag 716 door oxydatie gevormdwordt. In de oxydelaag 716 wordt een maskerpatroon (of1 venster) gevormd door gebruik te maken van fotolitho-grafische techniek en het terugspringende deel wordt gevormddoor de laag 754 van het p-type (in sommige gevallen kan delaag 754 van het p-type blijven) door gebruik te maken vangerichte etstechnieken zoals plasma-etsen, chemisch etsen enI versproeiïngsetsen of dergelijke. Vervolgens kan eenisolerend materiaal gevormd worden of neergeslagen en eenoppervlakte-elektrode daarop worden neergeslagen.The silicon oxide layer 785 shown in Fig. 5B is removed after the diffusion. In Fig. 5C, using the known epitaxial growth method, an n-type layer 713 'with a doping concentration of 17-3 about 10 to 10 cm, a p-type layer 754 with. . 17-3 a dopant concentration of about 10 to 10 cm and an n-type layer 711 with an interfering concentration 10-17-3 of about 10 to 10 cm are formed, after which the silicon oxide (S102) of the layer 716 is formed by oxidation. In the oxide layer 716, a mask pattern (or 1 window) is formed using photolithography technique and the recoiling portion is formed by the p-type layer 754 (in some cases, the p-type layer 754 may remain) using targeted etching techniques such as plasma etching, chemical etching and spray etching or the like. An insulating material can then be formed or deposited and a surface electrode deposited thereon.
Poortelektroden als aangegeven in fig. 35 kunnen gevormdworden door een gericht neerslaan van een isolerendi materiaal, selectief etsen van de isolator, en opdampen ofneerslaan van metaal of polykristallijn silicium.Gate electrodes as shown in Fig. 35 may be formed by a direct deposition of an insulating material, selective etching of the insulator, and vapor deposition or deposition of metal or polycrystalline silicon.
Fig. 6 toont schematisch een doorsnede door geheugen-cellen van het bipolaire doorslagtype volgens een verdereuitvoeringsvorm van de uitvinding, waarin elke bitlijn van1 andere gescheiden is en omgeven door een gebied van hogesoortelijke weerstand. De inrichting bevat een ondergrond715 van het p-type, gebieden 731 van het n' (of p*) typetussen toevoergebieden van het n+-type en de ondergrond 715,poortgebieden 714 van het p+-type, basisgebieden 754 van heti p'-type, metaallagen 723, kanaalgebieden 711' van hetn'-type, een opslaggebied 711 van het n+-type,isolatiegebieden 716 en 718 die rondom en tussen dedesbetreffende geheugencellen zijn gevormd, enmetaalgebieden 721, die op het opslaggebied 711 gevormd zijn) via de isolerende laag 716. Het toevoergebied (bitlijn) 713is verbonden met het metaalgebied 723 buiten de cel, zodatde spanning van het toevoergebied 713 bestuurd kan wordendoor de spanning, die aan het metaalgebied 723 wordtaangelegd. De struktuur, die gevormd wordt door het> toevoergebied 713 van het n+-type, het kanaalgebied 754 vanhet p'-type en het kanaalgebied 711' van het n'-type, vormtweliswaar een bipolaire transistor, maar het kanaalgebiedvan het p'-type 754 en het kanaalgebied van het n'-type zijnnagenoeg volledig afgeknepen door de, als gevolg van diffusie optredende, inwendige spanning. De afmetingen vandergelijke gebieden, evenals de doteringsconcentraties, zijnop geschikte wijze gekozen voor het vormen van een geschiktespanningsbarrière door de inwendige spanning. Heti metaalgebied 721 (de woordlijn) wordt op het opslaggebied711 gevormd via het isolerende gebied 716. Het isolerendegebied 718 in het terugspringende deel wordt aangebracht omgeheugencellen te scheiden. Het gebied 731 van het n‘- (ofP’·) type en van hoge soortelijke weerstand, dat zich tussen) het toevoergebied 713 en de ondergrond 715 bevindt, isaangebracht voor het verlagen van de capaciteit van debitlijn en voor het verbeteren van de snelle werking van deinrichting.Fig. 6 schematically shows a section through bipolar breakdown type memory cells according to a further embodiment of the invention, wherein each bit line is separated from one another and surrounded by a region of high resistivity. The device comprises a p-type substrate 715, n '(or p *) type regions 731 between n + type supply regions and the substrate 715, p + type gate regions, 1i p' type base regions , metal layers 723, n 'type channel regions 711', an n + type storage region 711, isolation regions 716 and 718 formed around and between the respective memory cells, and metal regions 721 formed on the storage region 711) through the insulating layer 716. The supply region (bit line) 713 is connected to the metal region 723 outside the cell, so that the voltage of the supply region 713 can be controlled by the voltage applied to the metal region 723. The structure, which is formed by the n + type supply region 713, the p 'type channel region 754 and the n' type channel region 711 'forms a bipolar transistor, but the p' type channel region 754 and the n 'type channel region are almost completely pinched by the diffusion-induced internal stress. The sizes of such areas, as well as the doping concentrations, are suitably selected to form a suitable stress barrier through the internal stress. The metal region 721 (the word line) is formed on the storage region 711 via the insulating region 716. The insulating region 718 in the recoil portion is applied to separate memory cells. The n'- (or P '·) type and high resistivity region 731, located between the feed region 713 and the substrate 715, is provided to decrease the debit line capacity and to improve fast operation of the device.
Fig. 7 toont een doorsnede van een halfgeleidergeheugen-> cel van het bipolaire doorslagtype volgens een verdereuitvoeringsvorm van de uitvinding, waarin het opslaggebiedgevormd is in een lager deel van de geheugencel. Degeheugencel bestaat uit een metaallaag 725, een ondergrond715 van het p+-type, een opslaggebied 711 van het n+-type, ) een kanaalgebied 754 van het p‘-type, een toevoergebied 713van het n+-type, een metaalgebied 723, dat verbonden is methet n+-typegebied 713 van een poortgebied 714 van het p+-type en een gebied 732 van het n-type. De struktuur diegevormd is door het toevoergebied 713 van het n+-type, het5 kanaalgebied 754 van het p‘-type en het opslaggebied 711 vanhet n+-type kan van het bipolaire transistortype geachtworden. Het gebied 754 van het p’-type kan het basisgebiedgenoemd worden, maar is nagenoeg afgeknepen door dedepletielaag die door de inwendige spanning gevormd wordt.Fig. 7 shows a cross section of a bipolar breakdown type semiconductor memory cell according to a further embodiment of the invention, wherein the storage area is formed in a lower part of the memory cell. The memory cell consists of a metal layer 725, a p + type substrate 715, a n + type storage region 711, a p 'type channel region 754, an n + type supply region 713, a metal region 723 which is connected With the n + type region 713 of a gate region 714 of the p + type and an region 732 of the n type. The structure formed by the n + type supply region 713, the p + type channel region 754 and the n + type storage region 711 may be considered bipolar transistor type. The p-type region 754 may be called the base region, but is substantially pinched by the depletion layer formed by the internal stress.
) De stroomvloeiïng tussen het opslaggebied 711 en hettoevoergebied 713 door het kanaalgebied 754 wordt inhoofdzaak bestuurd door de spanningsbarrière, die gevormdwordt door het poortgebied 714 en de spanning, die aan hetmetaalgebied 723 wordt aangelegd.The flow of current between the storage region 711 and the supply region 713 through the channel region 754 is mainly controlled by the voltage barrier formed by the gate region 714 and the voltage applied to the metal region 723.
5 Fig. 8 toont schematisch een doorsnede doorhalfgeleidergeheugencellen volgens een verdere uitvoerings¬vorm van de uitvinding waarin het terugspringende deelrondom de cel is aangebracht. De geheugencel bestaat uit eenmetaallaag 725, een ondergrond 715 van het p+-type, een opslaggebied 711 van het n+-type, een kanaalgebied 754 vanhet p"-type, een poortgebied 714 van het p+-type, eentoevoergebied 713 van het n+-type, isolatiegebieden 716, 717 en 718, gelegen tussen de geheugencellen, en eenmetaallaag 723, die met het toevoergebied 713 verbonden is.De werkprincipes van de geheugencel van fig. 8 zijn analoogaan die van fig. 7. De doorslagstroom tussen geheugencellenvia het poortgebied 714, dat verbonden is met hetmetaalgebied 724 of tussen het poortgebied 714 en deondergrond 705, wordt evenwel op doelmatige wijzeonderdrukt. Verder wordt lekstroom vanuit het toevoergebied713 eveneens verhinderd. Daarom kan een gewenste spanningworden aangelegd, zonder dat een dergelijke lekstroom of eendoorslagstroom optreedt. Deze eigenschap is in het bijzonderwerkzaam om een ruim werkbereik te verkrijgen, wanneer dezegeheugencel wordt toegepast in de techniek van de analogegeheugens.FIG. 8 schematically shows a cross-section of semiconductor memory cells according to a further embodiment of the invention in which the rebounding part is arranged around the cell. The memory cell consists of a metal layer 725, a p + type substrate 715, a n + type storage region 711, a p "type channel region 754, a p + type gate region 714, an n + type supply region isolation regions 716, 717 and 718, located between the memory cells, and a metal layer 723, which is connected to the supply region 713. The operating principles of the memory cell of FIG. 8 are analogous to those of FIG. 7. The breakdown current between memory cells through the gate region 714, which is connected to the metal region 724 or between the gate region 714 and the substrate 705, however, is effectively suppressed. Furthermore, leakage current from the supply region 713 is also prevented, therefore a desired voltage can be applied without such leakage current or breakdown current occurring. it is particularly effective in obtaining a wide operating range when this memory cell is used in the analog memory art.
In de bovenbeschreven geheugencellen van het bipolairedoorslagtype wordt het opslaggebied gevormd door een sterkgedoteerd gebied. Het opslaggebied kan ook niet een sterkgedoteerd gebied zijn, maar gevormd worden met eeninversielaag, zoals te zien is bij de lading-gekoppeldeinrichtingen.In the bipolar breakdown type memory cells described above, the storage region is a highly doped region. Also, the storage area may not be a highly doped area, but may be formed with an inversion layer, as can be seen with the load coupling devices.
Fig. 9 toont een schema van een doorsnede vanhalfgeleidergeheugencellen volgens een verdere uitvoerings¬vorm van de uitvinding. De geheugencel bevat een ondergrond815 van het p-type, een toevoergebied 813 van het n+-type,gevormd in de ondergrond van het p-type, een kanaalgebied854 van het p‘-type, een opslaggebied 851 van het p"-type,een poortgebied 814 van het p+-type, een isolatiegebied 816,dat op het halfgeleideroppervlak gevormd is, en eenmetaallaag 821, die met het opslaggebied 851 gekoppeld isvia de isolerende laag 816.Fig. 9 shows a cross-sectional schematic view of semiconductor memory cells according to a further embodiment of the invention. The memory cell includes a p-type substrate 815, an n + type supply region 813 formed in the p-type substrate, a p 'type channel region 854, a p "type storage region 851, a p + type gate region 814, an insulating region 816 formed on the semiconductor surface, and a metal layer 821 coupled to the storage region 851 through the insulating layer 816.
Het kanaalgebied 854 van het p"-type is nagenoeg volledig gedepleteerd door de ingebouwde spanning afkomstig van de n+-p"-overgang tussen het gebied 854 van het p"-type en het gebied 813 van het n+-type. De doteringsconcentratie van het gebied 854 van p'-type is ongeveer 10 tot in1610 cmThe p "type channel region 854 is almost completely depleted by the built-in voltage from the n + -p" junction between the p "type region 854 and the n + type region 813. P'-type region 854 is about 10 to 1610 cm
Wanneer het gewenst is gegevens in de geheugencel in telezen, wordt een spanning, bijvoorbeeld van 10 V, aangelegdaan de metaallaag 821 (de woordlijn). Vervolgens wordenelektronen vanuit het toevoergebied 813 (de bitlijn)geïnjecteerd en opgeslagen in het opslaggebied 851. In deopslagtoestand van de inrichting wordt de spanning van dewoordlijn gehandhaafd op de helft van de inleesspanning,waardoor de elektronen in het opslaggebied 851 wordenopgesloten.When it is desired to read data into the memory cell, a voltage, for example of 10 V, is applied to the metal layer 821 (the word line). Electrons from the supply region 813 (the bit line) are then injected and stored in the storage region 851. In the storage state of the device, the voltage of the word line is maintained at half of the read voltage, thereby trapping the electrons in the storage region 851.
In de geheugencel1en, waarin geen gegevens moeten wordeningelezen (geheugencel1en waarin het niet gewenst is·elektronen te injecteren) wordt de spanning van de bitlijn831, die bij deze geheugencel1en hoort, verlaagd en opnagenoeg dezelfde spanning gehouden als die van de woordlijn821, waardoor verhinderd wordt dat elektronen in degeheugencel geïnjecteerd worden.In the memory cells1, in which no data must be read (memory cells1 in which it is not desired to inject electrons), the voltage of the bit line831, which belongs to these memory cells1, is lowered and kept almost the same voltage as that of the word line821, which prevents electrons are injected into the memory cell.
Voor het uitlezen van gegevens uit de geheugencel wordtde spanning van de woordlijn 821 verlaagd en op aardspanninggehandhaafd. Vervolgens zullen elektronen, die in hetopslaggebied 821 zijn opgeslagen, naar de bitlijn 813stromen. De elektronen worden bestuurd om door diffusie eneveneens door drift te stromen dankzij de werking van deinwendige spanning van de p+-n‘-overgang, waardoor een hogeelektronensnelheid verkregen wordt en een hoge werksnelheidvoor het inlezen van de cel verkregen kan worden. In hetbijzonder is het elektrische driftveld tussen het oppervlakvan de halfgeleider en het toevoergebied 813 werkzaam voorhet verhogen van de werksnelheid van de geheugencel.To read data from the memory cell, the voltage of the word line 821 is lowered and maintained at ground voltage. Then, electrons stored in the storage area 821 will flow to the bit line 813. The electrons are controlled to flow by diffusion and also by drift due to the action of the internal voltage of the p + -n "junction, thereby obtaining a high electron velocity and a high operating speed for reading the cell. In particular, the electric drift field between the surface of the semiconductor and the supply region 813 acts to increase the operating speed of the memory cell.
Fig. 10 toont een doorsnede door halfgeleidergeheugen-cellen volgens een verdere uitvoeringsvorm van deuitvinding. Deze struktuur is analoog aan die van fig. 9. Deondergrond 835 is evenwel gevormd uit een isolerendmateriaal of een materiaal van hoge soortelijke weerstand.Het isolerende materiaal kan saffier, spinel of dergelijkezijn. De werkprincipes zijn verder analoog aan die van deinrichting van fig. 9. De isolerende ondergrond 835verbetert evenwel de snelle werking van de inrichting. Zoalseerder vermeld, gebruiken in vergelijking met conventionelehalfgeleidergeheugencellen die in hoofdzaak oppervlakte- geleiding van ladingsdragers gebruiken, de geheugencellenvan fig. 9 en 10 in hoofdzaak geleiding in de massa, diebeheerst wordt door de mobiliteit in de massa. Daardoor kaneen hogere werksnelheid verkregen worden. Indien de afstandtussen de metaalelektrode 821 en de bitlijn 813 wordtgekozen op ongeveer 4 tot 5 pm, is de overgangstijd vanelektronen, die de elektronen nodig hebben om door hetkanaalgebied te stromen, terug te brengen tot op 0,1 nano¬seconde. Verder kan in de struktuur van fig. 9 en 10,evenals die van andere figuren, de capaciteit van elkegeheugencel aanmerkelijk verbeterd worden. Zij bijvoorbeeldaangenomen, dat de middellijn van het opslaggebied 851gelijk is aan 5 pm en dat de hart-tot-hart afstand tussen deopslaggebieden 10 pm bedraagt, dan is een geheugenpatroonmet een dichtheid van 1.000.000 bits/cm^ realiseerbaar,wanneer alleen geheugencellen in beschouwing worden genomen.Fig. 10 shows a section through semiconductor memory cells according to a further embodiment of the invention. This structure is analogous to that of Fig. 9. However, the substrate 835 is formed of an insulating material or a material of high resistivity. The insulating material may be sapphire, spinel or the like. The operating principles are further analogous to those of the device of Figure 9. However, the insulating substrate 835 improves the rapid operation of the device. As mentioned previously, compared to conventional semiconductor memory cells which mainly use surface conduction of charge carriers, the memory cells of Figs. 9 and 10 use mainly conduction in the mass, which is controlled by the mobility in the mass. As a result, a higher working speed can be obtained. If the distance between the metal electrode 821 and the bit line 813 is chosen to be about 4 to 5 µm, the transition time of electrons required by the electrons to flow through the channel region is reduced to 0.1 nano second. Furthermore, in the structure of Figures 9 and 10, like that of other figures, the capacity of each memory cell can be markedly improved. For example, assuming that the centerline of the storage area 851 is 5 µm and the center-to-center distance between the storage areas is 10 µm, then a memory pattern having a density of 1,000,000 bits / cm 2 is achievable when considering only memory cells be taken.
Zoals aan de hand van verschillende uitvoeringsvormenbeschreven is, bevat een halfgeleidergeheugencel volgens deuitvinding een toevoer- en een opslaggebied, waarvan er éénniet is aangesloten, en een kanaalgebied, dat hettoevoergebied en het opslaggebied met elkaar verbindt en dateen spanningsbarrière bevat, waarbij de hoogte van dezespanningsbarrière bestuurbaar is met ten minste de spanningvan het toevoergebied ten opzichte van die van hetopslaggebied. Het is duidelijk, dat de spanningsbarrièrebestuurd wordt door de poortspanning. De poortstruktuur vanhet pn-overgangstype wordt duidelijk vervangen door eenSchottkey-barrière of MIS struktuur met inbegrip van een MOSstruktuur. Het halfgeleidermateriaal kan zijn uit de groepsilicium, germanium, III-V verbindingen, II-VI verbindingenen andere halfgeleiders. Halfgeleiders met een bredebandspleet zijn geschikt voor het geven van hogespanningsbarrières. Ook is het isolerende materiaal nietbeperkt tot diegene, welke beschreven zijn. Elk willekeurigisolerend materiaal met geschikte isolerende eigenschappenkan worden toegepast. Verder zal het duidelijk zijn dat dein de figuren weergegeven strukturen in hoofdzaakschematische weergaven zijn ter verduidelijking van deuitvindingsgedachte maar geen exacte uitvoeringen tonen. Zo behoudt bijvoorbeeld een ingebed n+-gebied in een ondergrondvan het p+-type niet nauwkeurig zijn vorm, maar vervormt totop zekere hoogte door wegdiffunderen of herverdeling van dedoteerstoffen. Ook kan het terugspringende deel, dat metisolerend materiaal gevormd is, van een willekeurige vormzijn in plaats van de aangegeven vierkante vorm. Verder zijnde doteringsconcentraties in het desbetreffendehalfgeleidergebied slechts voor sommige uitvoerings-voorbeelden genoemd. Het zal voor de vakman duidelijk zijn,i dat in andere uitvoeringsvoorbeelden de doterings¬concentraties en de afmetingen van de desbetreffende'gebieden gemakkelijk bepaald kunnen worden inovereenstemming met het gestelde doel. De terugspringendetoevoerstruktuur, de metalen elektrode, die zich langs dei bitlijn uitstrekt, en het gebied van hoge soortelijkeweerstand, dat de bitlijn omgeeft, zijn aangebracht voor hetverbeteren van de snelle werking. Daarom kunnen zijachterwege worden gelaten in gevallen, waarin een dergelijkehoge snelheid niet vereist is.As described by various embodiments, a semiconductor memory cell according to the invention includes a supply and storage region, one of which is not connected, and a channel region, which connects the supply region and the storage region, and which includes a voltage barrier, the height of which this voltage barrier is controllable with at least the voltage of the supply area relative to that of the storage area. It is clear that the voltage barrier is controlled by the gate voltage. The pn junction type gate structure is clearly replaced by a Scotkey barrier or MIS structure including a MOS structure. The semiconductor material can be from the group silicon, germanium, III-V compounds, II-VI compounds and other semiconductors. Wide-bandgap semiconductors are suitable for providing high voltage barriers. Also, the insulating material is not limited to those described. Any insulating material with suitable insulating properties can be used. Furthermore, it will be clear that the structures shown in the figures are mainly schematic representations to clarify the inventive idea, but do not show exact embodiments. For example, an embedded n + region in a p + type substrate does not accurately retain its shape, but deforms to some extent due to diffusion or redistribution of the dopants. Also, the recoil portion formed with insulating material may be of any shape instead of the indicated square shape. Furthermore, doping concentrations in the respective semiconductor region are mentioned only for some embodiments. It will be clear to a person skilled in the art that in other embodiments the doping concentrations and the dimensions of the respective areas can easily be determined in accordance with the stated aim. The rebound feed structure, the metal electrode extending along the bit line, and the high resistivity area surrounding the bit line are provided to improve fast operation. Therefore, they can be omitted in cases where such a high speed is not required.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL9500518A NL9500518A (en) | 1977-02-21 | 1995-03-16 | Semiconductor memory circuit |
Applications Claiming Priority (16)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1846577 | 1977-02-21 | ||
| JP1846577A JPS53103330A (en) | 1977-02-21 | 1977-02-21 | Semiconductor memory |
| JP52020653A JPS5852348B2 (en) | 1977-02-26 | 1977-02-26 | semiconductor memory |
| JP2065377 | 1977-02-26 | ||
| JP3595677 | 1977-03-30 | ||
| JP52035956A JPS5837995B2 (en) | 1977-03-30 | 1977-03-30 | semiconductor memory |
| JP3630477 | 1977-03-31 | ||
| JP3630477A JPS53121528A (en) | 1977-03-31 | 1977-03-31 | Semiconductor memory |
| JP3790577A JPS53123040A (en) | 1977-04-02 | 1977-04-02 | Semiconductor memory |
| JP3790577 | 1977-04-02 | ||
| JP8322677A JPS5418284A (en) | 1977-07-11 | 1977-07-11 | Semiconductor memory |
| JP8322677 | 1977-07-11 | ||
| NL7801879A NL191683C (en) | 1977-02-21 | 1978-02-20 | Semiconductor memory circuit. |
| NL7801879 | 1978-02-20 | ||
| NL9500518 | 1995-03-16 | ||
| NL9500518A NL9500518A (en) | 1977-02-21 | 1995-03-16 | Semiconductor memory circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| NL9500518A true NL9500518A (en) | 1995-06-01 |
Family
ID=27563828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| NL9500518A NL9500518A (en) | 1977-02-21 | 1995-03-16 | Semiconductor memory circuit |
Country Status (1)
| Country | Link |
|---|---|
| NL (1) | NL9500518A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3914749A (en) * | 1974-12-23 | 1975-10-21 | Ibm | D.C. stable single device memory cell |
-
1995
- 1995-03-16 NL NL9500518A patent/NL9500518A/en not_active Application Discontinuation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3914749A (en) * | 1974-12-23 | 1975-10-21 | Ibm | D.C. stable single device memory cell |
Non-Patent Citations (2)
| Title |
|---|
| W.H. CHANG AND R.R. TROUTMAN: "Ungated Field-effect Transistor Memory Cell", IBM TECHNICAL DISCLOSURE BULLETIN., vol. 17, no. 8, January 1975 (1975-01-01), NEW YORK US, pages 2222 - 2223, XP002043796 * |
| W.P. NOBLE JR: "Bulk Access-surface Storage Memory Cells", IBM TECHNICAL DISCLOSURE BULLETIN., vol. 16, no. 10, March 1974 (1974-03-01), NEW YORK US, pages 3170 - 3172, XP002043795 * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5883406A (en) | High-speed and high-density semiconductor memory | |
| JP4130486B2 (en) | Power MOSFET | |
| US4963951A (en) | Lateral insulated gate bipolar transistors with improved latch-up immunity | |
| US4590509A (en) | MIS high-voltage element with high-resistivity gate and field-plate | |
| US5489787A (en) | Semiconductor device having an insulated gate field effect transistor and exhibiting thyristor action | |
| US4284997A (en) | Static induction transistor and its applied devices | |
| JP5325198B2 (en) | Field effect transistor | |
| US5808328A (en) | High-speed and high-density semiconductor memory | |
| EP0417738B1 (en) | Power semiconductor device | |
| JP4132070B2 (en) | Contour-formed tab-fermi threshold field effect transistor and method of manufacturing the same | |
| KR910020923A (en) | Power transistor device and manufacturing method | |
| JPS5813031B2 (en) | MOS transistor | |
| KR19990082088A (en) | -Channel Fermi-threshold field effect transistor having a drain field edge region and method of manufacturing the same | |
| US20080157117A1 (en) | Insulated gate bipolar transistor with enhanced conductivity modulation | |
| EP1208600A2 (en) | High voltage semiconductor device having a field plate arrangement | |
| JP4680330B2 (en) | Silicon Carbide Field Controlled Bipolar Switch | |
| KR860008623A (en) | Metal Oxide Semiconductor Field Effect Transistor | |
| KR860008624A (en) | Metal Oxide Semiconductor Field Effect Transistor | |
| KR950001949B1 (en) | Method of making double injection field effect transistor | |
| US6084254A (en) | Lateral bipolar mode field effect transistor | |
| KR20040057911A (en) | Bipolar transistor having a majority-carrier accumulation layer as subcollector | |
| US6376880B1 (en) | High-speed lateral bipolar device in SOI process | |
| NL9500518A (en) | Semiconductor memory circuit | |
| US5345103A (en) | Gate controlled avalanche bipolar transistor | |
| Fischer et al. | Effect of bipolar turn-on on the static current-voltage characteristics of scaled vertical power DMOSFET's |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A1A | A request for search or an international-type search has been filed | ||
| BV | The patent application has lapsed |