NL8103032A - METHOD FOR MANUFACTURING A FAST-ACTING BIPOLAR TRANSISTOR AND TRANSISTOR MANUFACTURED BY THIS METHOD - Google Patents

METHOD FOR MANUFACTURING A FAST-ACTING BIPOLAR TRANSISTOR AND TRANSISTOR MANUFACTURED BY THIS METHOD Download PDF

Info

Publication number
NL8103032A
NL8103032A NL8103032A NL8103032A NL8103032A NL 8103032 A NL8103032 A NL 8103032A NL 8103032 A NL8103032 A NL 8103032A NL 8103032 A NL8103032 A NL 8103032A NL 8103032 A NL8103032 A NL 8103032A
Authority
NL
Netherlands
Prior art keywords
layer
region
polycrystalline
doped region
dielectric
Prior art date
Application number
NL8103032A
Other languages
Dutch (nl)
Original Assignee
Fairchild Camera Instr Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fairchild Camera Instr Co filed Critical Fairchild Camera Instr Co
Publication of NL8103032A publication Critical patent/NL8103032A/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • H01L29/7325—Vertical transistors having an emitter-base junction leaving at a main surface and a base-collector junction leaving at a peripheral surface of the body, e.g. mesa planar transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1004—Base region of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Bipolar Transistors (AREA)

Description

* .*.

i “. i : VO 2001 I ,i “. i: VO 2001 I,

Werkwijze voor het vervaardigen van een snelwerkende bipolaire transistor en transistor vervaardigd volgens deze werkwijze.A method of manufacturing a fast-acting bipolar transistor and a transistor manufactured in accordance with this method.

De uitvinding heeft in het algemeen betrekking op een half-geleiderinrichting en de vervaardiging daarvan, en meer in het bijzonder op een transistorstelsel voor een snelwerkende logische schakeling en een werkwijze voor het vervaardigen daarvan.The invention generally relates to a semiconductor device and its manufacture, and more particularly to a transistor system for a fast-acting logic circuit and a method of manufacturing the same.

. 5: Bij emittergekoppelde logische schakelingen (ECU, waarbij ί gebruik wordt gemaakt van bipolaire transistoren in diëlektrisch geïsoleerde geïntegreerde stelsels verkrijgt men de hoogste schakel- ) snelheden, die.op dit moment aan de ontwerper van een logische ke- ten beschikbaar staan, De grondstructuur van de inrichting bestaat : 10 meer in het bijzonder uit een NPN-transistor, welke is gevormd in een epitaxiale laag, welke zich bevindt op een begraven laag in een halfgeleidersubstraat, waarbij het gebied van de inrichting wordt bepaald door een oxydewand, die zich door de epitaxiale laag • uitstrekt. De transistor heeft een kleine geometrie met ondiepe 15 PN-overgangen, welke bijdragen tot de grote schakelsnelheid.. 5: Emitter-coupled logic circuits (ECU, using bipolar transistors in dielectrically isolated integrated systems, achieve the highest switching speeds currently available to the logic chain designer.) of the device, more particularly consists of an NPN transistor, which is formed in an epitaxial layer, which is located on a buried layer in a semiconductor substrate, the area of the device being defined by an oxide wall extending through extends the epitaxial layer. The transistor has a small geometry with shallow 15 PN transitions, which contribute to the high switching speed.

Een aantal parameters beperkt de snelheid van de gebruikelijke ECL-inrichtingen, waaronder de inherente basisweerstand en de collector-basiscapaciteit. Voorts wordt de totale geometrie van de inrichting beperkt door de noodzaak tot een kritische metaalmas-20 kercentrering. Voorts worden over het actieve gebied van de tran sistor basiscontacten tot stand gebracht, welke bijdragen tot de basis-collectorcapaciteit. De basisweerstand ontstaat door de noodzaak om toegang te verkrijgen tot het intrinsieke basisgebied onder het emittergebied vanuit het basisccntact via het gediffundeer-25 de logische intrinsieke P+ gebied.A number of parameters limit the speed of conventional ECL devices, including inherent base resistance and collector base capacitance. Furthermore, the overall geometry of the device is limited by the need for critical metal mask centering. Furthermore, base contacts are established across the active area of the transistor, which contribute to the base-collector capacitance. The base resistor arises from the need to access the intrinsic base region below the emitter region from the base contact via the diffuse logical intrinsic P + region.

De uitvinding beoogt te voorzien in een verbeterde bipolaire transistor.The object of the invention is to provide an improved bipolar transistor.

Een ander doel van de uitvinding is het verschaffen van een sneller werkende transistor voor logische emittergekoppelde toepas- 81 0 3 0 3 2 1:. - 2 - i singen.Another object of the invention is to provide a faster acting transistor for logic emitter coupled applications. - 2 - i sings.

Een verder doel van de uitvinding is het verschaffen van een werkwijze voor het vervaardigen van een sneller werkende bipolaire transistor.A further object of the invention is to provide a method of manufacturing a faster acting bipolar transistor.

,5 De uitvinding beoogt voorts te voorzien in een werkwijze voor het vervaardigen van een bipolaire transistor met gereduceerde geometrie.The invention further contemplates providing a method of manufacturing a bipolar transistor of reduced geometry.

Een kenmerk van de uitvinding is een bipolaire transistor met gereduceerde basisweerstand.A feature of the invention is a bipolar transistor with reduced base resistance.

|10 ; Een ander kenmerk van de uitvinding is een transistor met ge reduceerde basis-collectorcapaciteit.| 10; Another feature of the invention is a transistor with reduced base-collector capacitance.

In het kort wordt volgens de uitvinding het extrinsieke basisgebied van een bipolaire transistor gevormd door een doteermid- del uit een sterk gedoteerd palykristallijn halfgeleidermateriaal, ; 15 dat zich op het oppervlak van een halfgeleiderlichaam bevindt, te diffunderen. Vóór de diffusie van verontreinigingen uit de deklaag wordt een gedeelte daarvan van een oppervlaktegebied van het halfgeleiderlichaam verwijderd en bij de daaropvolgende thermisch geïnduceerde diffusie van verontreinigingen in het halfgeleiderlichaam 20 vanuit de polykristallijne laag vormt zich een isolerende oxydelaag aan het oppervlakgebied en het zijwandgebied van de polykristallijne laag, dat het oppervlaktegebied omgeeft. Daarna wordt het oxyde van het oppervlaktegebied verwijderd door selectief etsen, waardoor het halfgeleideroxyde op het randgedeelte van de eerste polykris-25 tallijne laag achterblijft. Een tweede gedoteerde polykristallijne halfgeleiderlaag met tegengesteld geleidingstype wordt over het oppervlaktegebied gevormd en doteermiddelen daaruit worden in het oppervlaktegebied van het halfgeleiderlichaam gediffundeerd, waardoor het emittergebied van de bipolaire transistor wordt gevormd.Briefly, according to the invention, the extrinsic base region of a bipolar transistor is constituted by a dopant of a highly doped palycrystalline semiconductor material; 15 located on the surface of a semiconductor body. Before the diffusion of impurities from the coating, a portion thereof is removed from a surface region of the semiconductor body, and in the subsequent thermally induced diffusion of impurities into the semiconductor body 20 from the polycrystalline layer, an insulating oxide layer forms on the surface region and the side wall region of the polycrystalline layer, which surrounds the surface area. Thereafter, the oxide is removed from the surface area by selective etching, leaving the semiconductor oxide on the edge portion of the first polycrystalline layer. A second doped polycrystalline semiconductor layer of opposite conductivity type is formed over the surface area and dopants therefrom are diffused into the surface area of the semiconductor body, thereby forming the emitter region of the bipolar transistor.

30 Het is van belang, dat de eerste en tweede polykristallijne lagen elektrisch zijn geïsoleerd door het halfgeleideroxyde, dat op het zijwandgedeelte van de eerste polykristallijne laag is gevormd.It is important that the first and second polycrystalline layers are electrically insulated by the semiconductor oxide formed on the side wall portion of the first polycrystalline layer.

Door de diffusie van doteermiddelen uit de eerste en tweede polykristallijne lagen in het halfgeleiderlichaam wordt een PN-junctie 35 aan het oppervlak van het halfgeleiderlichaam onder het halfgelei- ! ; - 3 - • ι . - ! Γ~ “ " ! , ι 1 deroxyde, dat de twee gedoteerde polykristallijne lagen scheidt, gevormd.Due to the diffusion of dopants from the first and second polycrystalline layers in the semiconductor body, a PN junction 35 is made on the surface of the semiconductor body below the semiconductor. ; - 3 - • ι. -! 1 of the oxide separating the two doped polycrystalline layers is formed.

Op deze wijze verkrijgt men een bipolaire transistor met gereduceerde geometrie en een gereduceerde basisweerstand.In this way, a bipolar transistor with reduced geometry and a reduced base resistance is obtained.

; 5. Volgens een ander kenmerk van de uitvinding wordt een basis contact op een afstand van het gebied van de inrichting opgesteld en met de basis verbonden via een geleidende laag, die zich op het eerste polykristallijne halfgeleidermateriaal bevindt.; 5. According to another feature of the invention, a base contact is spaced from the region of the device and connected to the base via a conductive layer disposed on the first polycrystalline semiconductor material.

Oe uitvinding zal onderstaand nader worden toegelicht onder 10 ; verwijzing naar de tekening. Daarbij toont: 'fig.1 een doorsnede van een gebruikelijke bipolaire transistor, zoals deze wordt toegepast bij een met oxyde geïsoleerde logische emitter-gekoppelde schakeling! fig.2 een doorsnede van een uitvoeringsvorm van een bipolairs re transistor volgens de uitvinding! en fig.3A - 3F doorsneden ter illustratie van de stappen bij de vervaardiging van de in fig.2 afgebeelde bipolaire transistor.The invention will be explained in more detail below under 10; reference to the drawing. 1 shows a cross-section of a conventional bipolar transistor as used in an oxide-isolated logic emitter-coupled circuit! Fig. 2 shows a cross-section of an embodiment of a bipolar transistor according to the invention! and Figures 3A-3F are cross sections illustrating the steps in the manufacture of the bipolar transistor shown in Figure 2.

\ In de tekening is fig.1 een doorsnede ter illustratie van een gebruikelijke bipolaire transistor, zoals deze wordt toegepast 20 bij een met oxyde geïsoleerde logische emitter-gekoppelde schake ling. Het stelsel wordt gevormd op een monokristallijne halfgelei-dersubstraat 10 waarin een sterk gedoteerd N+ gebied 12 of een begraven collector wordt gevormd. Op de begraven laag 12 bevindt zich een epitaxiale N-laag 14, waarin een gebied 16 van het P-type is 25 gevormd.· De epitaxiale laag is omgeven door diëlektrisch materiaal 18, zoals siliciumoxyde, dat via de epitaxiale laag thermisch op de substraat 10 wordt gegroeid teneinde een elektrisch geïsoleerd inrichtingsgebied te bepalen waarin de transistor wordt gevormd.In the drawing, FIG. 1 is a sectional view illustrating a conventional bipolar transistor as used in an oxide-isolated logic emitter coupled circuit. The system is formed on a monocrystalline semiconductor substrate 10 in which a highly doped N + region 12 or a buried collector is formed. On the buried layer 12 there is an epitaxial N layer 14, in which a P-type region 16 is formed. · The epitaxial layer is surrounded by dielectric material 18, such as silicon oxide, which is thermally deposited on the substrate via the epitaxial layer. 10 is grown to determine an electrically insulated device region in which the transistor is formed.

In het P-gebied 16 wordt een sterk gedoteerd N+ gebied 20 gevormd, 30 dat als de emitter van de bipolaire transistor werkt. Het silicium oxyde 22 aan het oppervlak van het halfgeleiderstelsel voorziet in een junctiepassivering en elektrische isolatie via welke het emit-tercontact 24 en het basiscontact 26 worden gevormd. Het collector-contact met het N+ gebied 12 kan via de substraat 10 tot stand wor-35 den gebracht indien de substraat van het N-type is of men kan vanuit 8103032 ! j ' · ......In the P region 16, a highly doped N + region 20 is formed, which acts as the emitter of the bipolar transistor. The silicon oxide 22 on the surface of the semiconductor array provides junction passivation and electrical isolation through which the emitter contact 24 and base contact 26 are formed. The collector contact with the N + region 12 can be established via the substrate 10 if the substrate is of the N type or one can start from 8103032! j '· ......

i I | - 4 -i I | - 4 -

- I I- I I

·' i I· I i

het bovenvlak van de inrichting op de begraven laag 12 een collec-torcontact aanbrengen.apply a collector contact to the top surface of the device on the buried layer 12.

! Het diëlektrisch geïsoleerde halfgeleiderstslsel voorziet in de meest nanologische poort, die aan ketenontwerpers ter be-15; schikking staat. Er bestaan evenwel twee inherente parameters van de inrichting, die de maximale snelheid van de schakeling beperken.! The dielectrically insulated semiconductor resin provides the most nanological gate, which is available to chain designers; settlement. However, there are two inherent parameters of the device which limit the maximum speed of the circuit.

; De basisweerstand vanuit het contact 26 naar de basis-emitterjunc- tie, R^, wordt verschaft door de weerstand van het basisgebied vanuit het contact 26 naar het emittergebied 20. Deze weerstand ;10 ; is betrekkelijk groot tengevolge van de grote specifieke oppervlak- •teweerstand van het gediffundeerde basisgebied en de grote lengte/ breedteverhouding van het metaalcontact op de emitterrand. Boven- i : dien wordt door aanwezigheid van het basiscontact 26 op het actieve i inrichtingsgebied de basis-collectorcapaciteit, Cg£, vergroot en 15' deze parasitaire capaciteit begrenst de snelheid van de transistor verder.; The base resistance from the contact 26 to the base-emitter junction, R 1, is provided by the resistance of the base region from the contact 26 to the emitter region 20. This resistance; is relatively large due to the high specific surface resistance of the diffused base region and the large aspect ratio of the metal contact on the emitter edge. In addition, the presence of the base contact 26 on the active device region increases the base-collector capacitance, Cg1, and further extends the parasitic capacitance to the speed of the transistor.

Volgens de uitvinding wordt voorzien in een bipolair tran-sistorstelsel waarin de basisweerstand is gereduceerd en de parasitaire basis-collectorcapaciteit tot een minimum is teruggebracht, 20 waardoor de snelheid van de inrichting is vergroot.According to the invention, a bipolar transistor system is provided in which the base resistance is reduced and the parasitic base-collector capacity is reduced to a minimum, thereby increasing the speed of the device.

In fig.2 vindt men een dwarsdoorsnede van een uitvoeringsvorm van een transistor volgens de uitvinding. Overeenkomstig het stelsel volgens fig.1 omvat de inrichting een monokristallijne substraat 30, waarin een begraven N+ laag 32 is gevormd. Dp de N+ 25 laag 32 bevindt zich een epitaxiale N-laag 34 met siliciumoxydema- teriaal 38, dat zich via de epitaxiale laag naar de substraat 30 uitstrekt en een inrichtingsgebied bepaalt. Bij dit stelsel omvat de basis evenwel sterk gedoteerde P+ gebieden 36, die een sterk gedoteerd N+ emittergebied 40 omgeven. Een intrinsiek P-gebied 41 30 is door ionenimplantatie onder het N+ gebied 40 verschaft en vormt het actieve basisgebied van de inrichting.Figure 2 shows a cross-section of an embodiment of a transistor according to the invention. In accordance with the system of Figure 1, the device comprises a monocrystalline substrate 30 in which a buried N + layer 32 is formed. On the N + 25 layer 32 there is an epitaxial N layer 34 with silicon material 38 which extends through the epitaxial layer to the substrate 30 and defines a device region. However, in this system, the base includes highly doped P + regions 36 surrounding a highly doped N + emitter region 40. An intrinsic P region 41 is provided by ion implantation below the N + region 40 and forms the active base region of the device.

Een sterk gedoteerde polykristallijne P+ siliciumlaag 42 die op de bovenzijde van de P+ gebieden 36 is gevormd, omgeeft de polykristallijne N+ laag 44 gescheiden door dunne oxydegebieden 46. 35 De beide lagen 42 en 44 werken resp. als bronnen van P+ en N+ dif fusie, waardoor onder elk siliciumoxydegebied 46 een PN-junctie 47 8103032 ί I ; -5-.A highly doped polycrystalline P + silicon layer 42 formed on the top of the P + regions 36 surrounds the polycrystalline N + layer 44 separated by thin oxide regions 46. Both layers 42 and 44 act, respectively. as sources of P + and N + diffusion, whereby under each silicon oxide region 46 a PN junction 47 8103032 ί I; -5-.

! Ί • i wordt gevormd. Op de lagen 42 en 44 worden dunne metaal-silicide-lagen 49 en 51 gevormd. Op de inrichting wordt een passiverende oxydelaag 50 gevormd. Met het metaalsilicide 49 en de polykristal-lijne siliciumlaag 42 wordt een basiscontact 48 tot stand gebracht 1 5 : in een oppervlaktegebied boven het siliciumoxyde 38, dat van het inrichtingsgebied wordt verwijderd. Derhalve verkrijgt men een aanmerkelijke reductie van de basisweerstand tengevolge van de zeer geringe specifieke weerstand van de metaalsilicidelaag 49 en tengevolge van de geringe lengte/breedteverhouding van het basiscontact •10 : met de rand van de emitter. Op deze wijze verkrijgt men een verbete ring met een factor 20 in basisweerstand zonder dat het oppa^/Jak van het actieve inrichtingsgebied wordt vergroot.! Ί • i is formed. Thin metal-silicide layers 49 and 51 are formed on layers 42 and 44. A passivating oxide layer 50 is formed on the device. With the metal silicide 49 and the polycrystalline silicon layer 42, a base contact 48 is established in a surface region above the silicon oxide 38 which is removed from the device region. Therefore, a substantial reduction of the base resistance is obtained due to the very low specific resistance of the metal silicide layer 49 and due to the low length / width ratio of the base contact with the edge of the emitter. In this way, a 20-fold improvement in base resistance is achieved without increasing the active device region.

; De parasitaire basis-collectorcapaciteit wordt gereduceerd | door een basiscontact 48 op de polykristallijne laag 42 in het op • 15 een afstand van het actieve inrichtingsgebied gelegen oppervlakte gebied en boven het sterk dielektrische siliciumoxyde 38 aan te .brengen. Aangezien het contact 48 zich niet boven het collectorge-bied van de transistor bevindt, wordt de parasitaire basis-collectorcapaciteit derhalve gereduceerd.; The basic parasitic collector capacity is reduced by applying a base contact 48 to the polycrystalline layer 42 in the surface area remote from the active device region and above the highly dielectric silicon oxide 38. Since the contact 48 is not above the collector region of the transistor, the basic parasitic collector capacitance is therefore reduced.

20 De transistor volgens de uitvinding wordt op een eenvoudige wijze vervaardigd onder gebruik van een bepaalde combinatie van gebruikelijke halfgeleiderbehandelingsmethoden.The transistor according to the invention is manufactured in a simple manner using a certain combination of conventional semiconductor treatment methods.

Thans zullen de fig.3A - 3F worden beschouwd, welke doorsneden tonen ter illustratie van de stappen bij de vervaardiging van 25 de transistor, zoals deze is weergegeven in fig.2.Figures 3A-3F will now be considered, which show cross sections illustrating the steps in the manufacture of the transistor as shown in Figure 2.

In fig.3A bezit een halfgeleidersubstraat 60 van het P-type 16 (10 booratomen per cm3) een daarin gediffundeerd N+ gebied 61 19 3 CIO arseenatomen per cm ) met daarover gegroeid een epitaxiale l\l-laag 62 (10 arseenatomen per cmJ). Overeenkomstig de normale 30 behandeling, zoals beschreven in het Amerikaanse octrooischrift 3.648.125, wordt een siliciumoxydelaag 59 thermisch via de epitaxiale laag 62 gegroeid en bepaalt deze het actieve inrichtingsgebied.In Figure 3A, a P-type semiconductor substrate 60 (10 boron atoms per cm 3) has an N + region 61 19 3 CIO arsenic atoms per cm diffused therein with an epitaxial layer 62 (10 arsenic atoms per cm 3) grown over it. . In accordance with the normal treatment, as described in US Pat. No. 3,648,125, a silicon oxide layer 59 is grown thermally through the epitaxial layer 62 and determines the active device region.

Zoals uit fig.3B blijkt, wordt een sterk gedoteerde polykristallijne siliciumlaag 63 op het oppervlak van de halfgeleider-35 inrichting gevormd. De laag 63 heeft een dikte van 5000 R tot 10.000 81 03 0 32As can be seen from Figure 3B, a highly doped polycrystalline silicon layer 63 is formed on the surface of the semiconductor device. The layer 63 has a thickness of 5000 R to 10,000 81 03 0 32

I II I

!. ; ' 1 i - B - I 1 ! ' j ! 20!. ; '1 i - B - I 1! J! 20

; 8 en sen doteermiddelconcentratie van de orde van tenminste 1CT; 8 and a dopant concentration of the order of at least 1CT

• ! ' ! 3 atomen per cm . De polykristallijne laag kan worden gedoteerd tijdens het bij lage temperatuur plaats vindende neerslagproces, waarbij de polykristallijne laag wordt gevormd, of men kan ook een niet-' 5 : gedoteerde polykristallijne laag eerst'vormen,· gevolgd door een ; P+ implantatie. Op de polykristallijne laag 63 wordt een silicium- oxydelaag 64 gevormd en een gedeelte van deze siliciumöxydelaag ' 64 en het onderliggende polysilicium 63 worden door etsen verwij derd om een oppervlaktegebied van de epitaxiale laag 62 vrij te 10 ; geven. Door het etsen van het polysilicium wordt het siliciumoxyde ] 64 ondersneden, zoals is aangegeven. Vervolgens wordt een dunne siliciumöxydelaag 65 (b.v. 2000 8] thermisch op het oppervlaktegebied van de epitaxiale laag 62 en tevens op de vrije randgedeelten of zijwanden van de polykristallijne laag 63 gegroeid. 0e thermische :151. oxydatie van het oppervlaktegebied van de epitaxiale laag veroor zaakt een diffusie van het doteermiddel van het P-type uit de polykristallijne laag 63, waardoor de extrinsieke P+ basisgebieden 66 worden gevormd.•! '! 3 atoms per cm. The polycrystalline layer can be doped during the low temperature precipitation process to form the polycrystalline layer, or a non-5: doped polycrystalline layer may be formed first, followed by a; P + implantation. A silicon oxide layer 64 is formed on the polycrystalline layer 63, and a portion of this silicon oxide layer 64 and the underlying polysilicon 63 are removed by etching to release a surface region of the epitaxial layer 62; to give. Etching the polysilicon undercuts the silicon oxide 64 as indicated. Then, a thin silicon oxide layer 65 (eg 2000 8] is thermally grown on the surface area of the epitaxial layer 62 and also on the free edge portions or side walls of the polycrystalline layer 63. 0th thermal: 151. causes oxidation of the surface area of the epitaxial layer a diffusion of the P-type dopant from the polycrystalline layer 63, thereby forming the extrinsic P + base regions 66.

Vervolgens wordt, als aangegeven in fig.3C, een plasma-20 etsing of een andere selectieve etsing gebruikt om het siliciumoxyde van het oppervlak van de epitaxiale laag te verwijderen onder be houd van het siliciumoxyde 65 op de zijwanden van de polykristallijne laag 63. Oe zijwandgedeelten worden door de bovenlaag van siliciumoxyde 64 beschermd. Daarna wordt een iets gedoteerd P-gebied 67 17 3 25 . (b.v. 10 booratomen per cm ] in de epitaxiale laag gevormd, die door het verwijderen van het siliciumoxyde 65 is vrijgegeven. Door deze implantatie van doteermiddelatomen van het P-type, zoals boor, zal het actieve intrinsieke basisgebied van de bipolaire transistor worden gevormd.Then, as indicated in Fig. 3C, a plasma etching or other selective etching is used to remove the silicon oxide from the surface of the epitaxial layer while maintaining the silicon oxide 65 on the side walls of the polycrystalline layer 63. sidewall portions are protected by the top layer of silicon oxide 64. Then a slightly doped P region 67 17 3 25. (e.g., 10 boron atoms per cm] formed in the epitaxial layer released by removing the silicon oxide 65. This implantation of P type dopant atoms, such as boron, will form the active intrinsic base region of the bipolar transistor.

30 Vervolgens wordt, als aangegeven in fig.3D, een sterk gedo- 20 3 teerde polykristallijne N+ laag 68 (10 arseenatomen per cm ) op het oppervlak van het stelsel gevormd. Op de polykristallijne laag 68 wordt een siliciumöxydelaag 69 gevormd en door gebruikelijke fotolakmaskeer- en chemische etsmethoden wordt de polykristallijne 35 laag 68 van de inrichting verwijderd behoudens wat betreft het ge bied boven het P-gebied 67, zoals is aangegeven. De polykristallij- 81 03 0 32 i ; - 7 - ne N+ laag 68 is elektrisch ten opzichte van de polykristallijne P+ laag 63 geïsoleerd door het siliciumoxyde 64 en de zijwandgedeel-ten van het oxyde 65. Daarna wordt het stelsel bij 1000°C verhit en diffundeert het doteermiddel van het N-type uit de polykristal-5 lijne laag 68 in de epitaxiale laag, waardoor het N+ emittergebied 70 wordt gevormd. Van belang'is, dat.de P+ verontreinigingen en N+ verontreinigingen een PN-junctie 71 aan het oppervlak van de inrich-·. ting onder elk resterend gedeelte van het siliciumoxyde 65 vormen, zoals is aangegeven.Then, as shown in Figure 3D, a highly doped polycrystalline N + layer 68 (10 arsenic atoms per cm) is formed on the surface of the system. On the polycrystalline layer 68, a silicon oxide layer 69 is formed, and by conventional photoresist masking and chemical etching methods, the polycrystalline layer 68 is removed from the device except in the area above the P region 67, as indicated. The polycrystalline 81 03 0 32 i; The N + layer 68 is electrically isolated from the polycrystalline P + layer 63 by the silica 64 and the sidewall portions of the oxide 65. The system is then heated at 1000 ° C and the N-type dopant diffuses from the polycrystalline-5 line layer 68 into the epitaxial layer, thereby forming the N + emitter region 70. Importantly, the P + impurities and N + impurities have a PN junction 71 at the surface of the device. under each remaining portion of the silica form 65 as indicated.

10 Daarna wordt, als aangegeven in fig.3E, het siliciumoxyde 64 en 69 van het oppervlak van de inrichting verwijderd door een selectieve etsmethode, zoals plasma-etsen behoudens wat betreft gedeelten van het siliciumoxyde 64, die zich onder het polykristallijne materiaal 68 bevinden. Een laag van een metaal, zoals platina, * 15 titaan, molybdeen of wolfraam wordt dan op de polykristallijne la gen gevormd en door een daaropvolgende uitgloeiing veroorzaakt het metaal, dat sterk geleidende lagen 72 en 73 van b.v. platinasilici-de, wanneer het metaal uit platina bestaat, op de polykristallijne lagen 63 en 68 worden gevormd.Thereafter, as shown in FIG. 3E, the silica 64 and 69 is removed from the surface of the device by a selective etching method, such as plasma etching except for portions of the silica 64 located below the polycrystalline material 68. A layer of a metal such as platinum, titanium, molybdenum or tungsten is then formed on the polycrystalline layers, and subsequent annealing causes the metal to form highly conductive layers 72 and 73 of e.g. platinum silicates, when the metal is platinum, are formed on the polycrystalline layers 63 and 68.

20 Zoals aangegeven in fig.3F wordt uit de dampfase neergesla gen siliciumoxyde 64 op het oppervlak van de inrichting gebracht en een gedeelte daarvan, dat op een afstand van het actieve inrich-tingsgebied is gelegen, wordt verwijderd om de platinasilicidelaag 72 vrij te geven. Vervolgens wordt een uit aluminium bestaand con-25 tact 76 via de opening in de oxydelaag 74 in aanraking met het pla- tinasilicide 72 gevormd, welk contact als het basiscontact dient.As shown in Figure 3F, silica deposited from the vapor phase is applied to the surface of the device and a portion thereof, which is spaced from the active device region, is removed to release the platinum silicide layer 72. Then, an aluminum contact 76 is formed in contact with the platinum silicide 72 through the opening in the oxide layer 74, which contact serves as the base contact.

Van belang is , dat aangezien het contact op een afstand van het actieve inrichtingsgebied is gelegen en zich op het sterk diëlektri-sche siliciumoxyde 59 bevindt, de parasitaire basis-collectorcapa-30 citeit wordt gereduceerd. Voorts reduceert de platinasilicidelaag 72 met kkeine weerstand in combinatie met de polykristallijne P+ laag 63 de extrinsieke basisweerstand van de bipolaire transistor.Importantly, since the contact is spaced from the active device region and is located on the highly dielectric silica 59, the parasitic base collector capacitance is reduced. Furthermore, the platinum silicide layer 72 with small resistance in combination with the polycrystalline P + layer 63 reduces the extrinsic base resistance of the bipolar transistor.

Tengevolge van de zelfgecentreerde basis- en :emittergebieden, die een gevolg zijn van de diffusie uit gedoteerde polykristallijne 35 lagen, wordt de basisweerstand van een bipolaire transistor volgens 81 03 0 32 j l • j I - 8 - ! i I ·As a result of the self-centered base and emitter regions resulting from the diffusion from doped polycrystalline layers, the base resistance of a bipolar transistor according to 81 03 0 32 j - j I - 8 -! i I

! I! I

ί ; j de uitvinding bij.benadering 20-voudig gereduceerd ten opzichte i van de gebruikelijke logische emittergekoppelde transistor, waar de basisweerstand wordt bepaald door de afstand tussen het emitteren basiscontact en door de specifieke oppervlakteweerstand van het : 5 ; basisgebied.. Voorts wordt de collector-basiscapaciteit van 0,135 pF voor een gebruikelijke ECL-transistor tot bij benadering 0,055 ; pF voor een transistor volgens de uitvinding gereduceerd. Bovendien ! ; zijn door het gebruik van polykristallijne contacten op het emitter- gebied in plaats van aluminiumcontacten, zeer ondiepe juncties mo-10 i gelijk zonder dat kans bestaat op een kortsluiting van de inrich ting tengevolge van het binnendringen van aluminium. Derhalve kan een totale snelheidsverbetering met een factor van 2 of meer worden verkregen.ί; the invention is approximately 20-fold reduced from the conventional logic emitter-coupled transistor, where the base resistance is determined by the distance between the emitting base contact and by the specific surface resistance of the: 5; base region. Furthermore, the collector base capacitance of 0.135 pF for a conventional ECL transistor becomes approximately 0.055; pF for a transistor according to the invention reduced. Moreover! ; By using polycrystalline contacts on the emitter region instead of aluminum contacts, very shallow junctions are possible without the possibility of a short circuit of the device due to the ingress of aluminum. Therefore, an overall speed improvement by a factor of 2 or more can be obtained.

j ; / 81 03 0 32j; / 81 03 0 32

Claims (9)

1. Bipolair transistorstelsel waarin een eerste gedoteerd gebied met een eerste geleidingstype zich in een halfgeleidersub-straat langs een eerste oppervlak daarvan bevindt, een epitaxiale halfgeleiderlaag van het eerste geleidingstype zich op het eerste 5. gedoteerde gebied langs het eerste oppervlak bevindt, en een eerste diëlektrisch gebied zich via de epitaxiale laag in de substraat uitstrekt en materiaal van de epitaxiale laag, dat zich op het eerste gedoteerde gebied bevindt, omgeeft, gekenmerkt door een tweede gedoteerd gebied met een tweede geleidingstype, tegengesteld aan ,10 ! het eerste geleidingstype, in de epitaxiale laag langs een tweede oppervlak daarvan, dat op een afstand van het eerste oppervlak is gelegen, zich op het eerste gedoteerde gebied bevindt en tegen het eerste diëlektrische gebied stuit, een derde gedoteerd gebied met het eerste geleidingstype langs het tweede oppervlak binnen het :15 tweede gedoteerde gebied, waarbij de tweede en derde gedoteerde gebieden een PN-junctie bij het tweede oppervlak bepalen, een gebied van een eerste elektrisch geleidend polykristallijn halfgelei-dermateriaal, dat zich op het tweede gedoteerde gebied bevindt en daarmede contact maakt, een gebied van een tweede elektrisch gelei-20 dend polykristallijn halfgeleidermateriaal, dat zich op het derde gedoteerde gebied bevindt en daarmede contact maakt, en een tweede diëlektrisch gebied, dat de gebieden van polykristallijn materiaal scheidt en zich op de PN-junctie bevindt.A bipolar transistor system in which a first doped region of a first conductivity type is in a semiconductor substrate along a first surface thereof, an epitaxial semiconductor layer of the first conductivity type is located on the first doped region along the first surface, and a first dielectric region extending through the epitaxial layer into the substrate and surrounding material of the epitaxial layer located on the first doped region, characterized by a second doped region having a second conductivity type, opposite to. the first conductivity type, in the epitaxial layer along a second surface thereof, which is spaced from the first surface, is on the first doped region and abuts the first dielectric region, a third doped region with the first conductivity type along the second surface within the second doped region, the second and third doped regions determining a PN junction at the second surface, a region of a first electrically conductive polycrystalline semiconductor material located on the second doped region and contacting therewith a region of a second electrically conductive polycrystalline semiconductor material located on and contacting the third doped region, and a second dielectric region separating the regions of polycrystalline material and located at the PN junction. 2. Bipolair transistorstelsel volgens conclusie 1, gekenmerkt 25 door een elektrisch contact, dat zich op het eerste diëlektrische gebied bevindt en organen, die het contact en het gebied van het eerste polykristallijne materiaal elektrisch met elkaar verbinden.2. A bipolar transistor system according to claim 1, characterized by an electrical contact located on the first dielectric region and means for electrically connecting the contact and region of the first polycrystalline material. 3. Bipolair transistorstelsel volgens conclusie 1 of 2, met het kenmerk, dat het tweede gedoteerde gebied is voorzien van een 30 vierde gedoteerde gebied, dat op een afstand van het eerste gedo teerde gebied langs het gebied van het eerste polykristallijne materiaal en langs het tweede diëlektrische gebied tot de PN-junctie 81 03 0 32 μ — \ . ί · _ ' j ; bij het tweede oppervlak is gelegen, en een vijfde gedoteerde ge bied, dat op het vierde gedoteerde gebied aansluit, van het eerste diëlektrische gebied is gescheiden en daarin het derde gedoteerde ] gebied bevat. : 5 ; 4. Bipolair transistorstelsel volgens conclusie 1, 2 of 3, met het kenmerk, dat het eerste polykristallijne materiaal van het I tweede geleidingstype is en het tweede polykristallijne materiaal I van het eerste geleidingstype is.3. Bipolar transistor system according to claim 1 or 2, characterized in that the second doped region comprises a fourth doped region spaced from the first doped region along the region of the first polycrystalline material and along the second dielectric region up to the PN junction 81 03 0 32 μ - \. ί · _ 'j; located at the second surface, and a fifth doped region connecting to the fourth doped region is separated from the first dielectric region and contains the third doped region therein. : 5; A bipolar transistor system according to claim 1, 2 or 3, characterized in that the first polycrystalline material of the I is second conductivity type and the second polycrystalline material I is of the first conductivity type. 5. Bipolair transistorstelsel volgens conclusie 4, met het ken-i10 ! merk, dat het eerste geleidingstype het N-type is. .; ! 6.. Bipolair transistorstelsel volgens conclusie 2, 3, 4 of 5, ! ; ί 1 met het kenmerk,, dat elk polykristallijn materiaal gedoteerd poly- 1 i ; kristallijn silicium omvat. i .j" 7. .Bipolair transistorstelsel volgens conclusie 6, met het ken- 15 merk,, dat het materiaal een metaalsilicide omvat.A bipolar transistor system according to claim 4, characterized by i10! note that the first conduction type is the N type. .; ! 6. Bipolar transistor system according to claim 2, 3, 4 or 5! ; 1 characterized in that any polycrystalline material is doped poly-1; crystalline silicon. 7. The bipolar transistor system according to claim 6, characterized in that the material comprises a metal silicide. 8. Bipolair transistorstelsel volgens conclusie 7, met het kenmerk, dat het metaalsilicide platinasilicide omvat. ! j 9. Werkwijze voor het vervaardigen van een bipolaire transistor waarin een eerste gedateerd gebied met een eerste geleidingstype ;20 langs een eerste oppervlak van een monokristallijne halfgeleider- substraat wordt gevormd, een epitaxiale halfgeleiderlaag met het eerste geleidingstype op de substraat langs het eerste oppervlak en op het eerste gedoteerde gebied wordt gevormd, en een eerste di-elektrisch gebied wordt gevormd, dat zich door de epitaxiale laag 25 in de substraat uitstrekt en een actief inrichtlngsgebied omgeeft, dat het eerste gedoteerde gebied en materiaal van de epitaxiale laag, dat zich op het eerste gedoteerde gebied bevindt, omvat, met het kenmerk, dat een eerste elektrisch geleidende polykristallijne halfgeleiderlaag, die een halfgeleiderdoteermiddel met een tweede 30 geleidingstype, tegengesteld aan het eerste geleidingstype bevat, op het eerste diëlektrische gebied en op de epitaxiale laag langs een tweede oppervlak daarvan, dat op een afstand van het eerste oppervlak is gelegen, wordt gevormd, een eerste diëlektrische laag • op de eerste polykristallijne laag wordt gevormd, een opening door J35 de eerste diëlektrische en polykristallijne lagen naar een sectie 81 03 0 32 τ - . j ; ; “ : ' i i - n - « I i ! i ? i · ! van het tweede oppervlak langs het inrichtingsgebied wordt gevormd,. ! de epitaxiale laag en de rest van de eerste polykristallijne laag in een oxyderende omgeving, worden verhit teneinde een deel van het i doteermiddel in de rest van de eerste polykristallijne laag in de ; 5 i daaronder gelegen epitaxiale laag te diffunderen teneinde een twee de gedoteerd gebied met het tweede geleidingstype en een tweede ; diëlektrisch gebied langs de rand, vrijgegeven door de opening van : de rest van de eerste polykristallijne laag te vormen, een halfge- leiderdoteermiddel van het tweede geleidingstype via de opening in ;10 : de epitaxiale laag wordt geïntroduceerd teneinde een derde gedo teerd gebied van het tweede geleidingstype te vormen, een tweede elektrisch geleidende polykristallijne halfgeleiderlaag, die een i halfgeleiderdoteermiddel van het eerste geleidingstype bevat, op i het derde gedoteerde gebied te vormen en de tweede polykristallijne 15. en epitaxiale lagen te verhitten teneinde een deel van het doteer middel in de tweede polykristallijne laag in de daarondergelegen epitaxiale laag te diffunderen teneinde een vierde gedoteerd gebied van het eerste geleidingstype te vormen, waarbij de tweede en vierde gedoteerde gebieden een PN-junctie direct bij en onder het 20' tweede di.alektrische gebied bepalen.Bipolar transistor system according to claim 7, characterized in that the metal silicide comprises platinum silicide. ! 9. A method of manufacturing a bipolar transistor in which a first dated region of a first conductivity type is formed along a first surface of a monocrystalline semiconductor substrate, an epitaxial semiconductor layer of the first conductivity type on the substrate along the first surface, and is formed on the first doped region, and a first dielectric region is formed, which extends through the epitaxial layer 25 into the substrate and surrounds an active device region, comprising the first doped region and material of the epitaxial layer, the first doped region, characterized in that a first electrically conductive polycrystalline semiconductor layer containing a semiconductor dopant having a second conductivity type opposite to the first conductivity type comprises on the first dielectric region and on the epitaxial layer along a second surface thereof, that at a distance from the first surface is formed, a first dielectric layer is formed • on the first polycrystalline layer, an aperture through J35 the first dielectric and polycrystalline layers to a section 81 03 0 32 τ -. j; ; ":" I i - n - «i i! i? i! of the second surface is formed along the device area. ! the epitaxial layer and the remainder of the first polycrystalline layer in an oxidizing environment are heated in order to have part of the dopant in the remainder of the first polycrystalline layer in the; 5 i to diffuse underlying epitaxial layer so as to second one doped region of second conductivity type and second one; dielectric region along the edge released by opening the: to form the remainder of the first polycrystalline layer, a semiconductor dopant of the second conductivity type through the opening in; 10: the epitaxial layer is introduced to form a third doped region of the second conductivity type, to form a second electrically conductive polycrystalline semiconductor layer containing a semiconductor dopant of the first conductivity type on the third doped region and heat the second polycrystalline 15 and epitaxial layers to form part of the dopant in the second polycrystalline layer to diffuse into the underlying epitaxial layer to form a fourth doped region of the first conductivity type, the second and fourth doped regions determining a PN junction directly at and below the 20 'second dielectric region. 10. Werkwijze volgens conclusie 9, met het kenmerk, dat de rest van de eerste diëlektrische laag wordt verwijderd behoudens wat betreft het gedeelte bij zowel het tweede diëlektrische gebied als een daarnaast gelegen gedeelte van de eerste polykristallijne laag 25 teneinde een vrij oppervlak daarvan over te laten, op het vrije oppervlak een derde elektrisch geleidende laag wordt gevormd en op , de derde geleidende, laag in een punt boven het eerste diëlektrische gebied een elektrisch contact wordt gevormd.10. A method according to claim 9, characterized in that the remainder of the first dielectric layer is removed except for the portion at both the second dielectric region and an adjacent portion of the first polycrystalline layer 25 to transfer a free surface thereof. a third electrically conductive layer is formed on the free surface and an electrical contact is formed on the third conductive layer at a point above the first dielectric region. 11. Werkwijze volgens conclusie 9 of 10, met het kenmerk, dat 30 het tweede diëlektrische gebied aansluit op de rest van de eerste diëlektrische laag.11. Method according to claim 9 or 10, characterized in that the second dielectric region connects to the rest of the first dielectric layer. 12. Werkwijze volgens conclusie 9, 10 of 11, met het kenmerk, dat door het verhitten van de epitaxiale laag en de rest van de eerste polykristallijne laag verder een tweede diëlektrische laag, 35 aansluitend op het tweede diëlektrische gebied langs de sectie van 8103032 < I—~τ~~ : : “ ' ~~~ ' : I 1 . I : - 12 - ! : ' . j 5 1 ; i ' * * ! het tweede oppervlak langs het inrichtingsgebied wordt gevormd en ! ' een gedeelte van de tweede diëleKtrische laag tot het zich daaron der bevindende materiaal van de epitaxiale laag wordt verwijderd. : 13. Werkwijze volgens conclusie 12, met het kenmerk, dat het I 5 : verwijderen van het gedeelte van de tweede diëlektrische laag het ! ! plasma-etsen van dat gedeelte omvat.12. Method according to claim 9, 10 or 11, characterized in that by heating the epitaxial layer and the remainder of the first polycrystalline layer further a second dielectric layer, connecting to the second dielectric region along the section of 8103032 < I— ~ τ ~~:: “'~~~': I 1. I: - 12 -! : '. j 5 1; i '* *! the second surface is formed along the device area and! a portion of the second partial electric layer until the underlying material of the epitaxial layer is removed. Method according to claim 12, characterized in that removing the portion of the second dielectric layer removes the portion of the second dielectric layer. ! plasma etching of that portion. 14. Werkwijze volgens conclusie 9, 10, 11, 12 of 13, met het < I ! kenmerk, dat de polykristallijne lagen initieel een doteermiddel- 19 3 concentratie van tenminste 10 atoom per cm bezitten. 10 ; 15.. Werkwijze, volgens conclusie 10, 11, 12, 13 of 14, met het kenmerk, dat de polykristallijne lagen gedoteerde polykristallijn ! ! silicium omvatten en de derde geleidende laag platinasilicide om- i : ' vat. | 1 . 15. Werkwijze volgens conclusie 9, 10, 11, 12, 13, 14 of 15, 15 met het kenmerk, dat het introduceren door ionenimplantatie ge- scniedt. ~8103032A method according to claim 9, 10, 11, 12 or 13, with the <I! characterized in that the polycrystalline layers initially have a dopant concentration of at least 10 atom per cm. 10; Method according to claim 10, 11, 12, 13 or 14, characterized in that the polycrystalline layers are doped polycrystalline! ! silicon and includes the third conductive layer of platinum silicide. | 1. Method according to claim 9, 10, 11, 12, 13, 14 or 15, 15, characterized in that the introduction is by ion implantation. ~ 8103032
NL8103032A 1980-08-04 1981-06-23 METHOD FOR MANUFACTURING A FAST-ACTING BIPOLAR TRANSISTOR AND TRANSISTOR MANUFACTURED BY THIS METHOD NL8103032A (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10642780A 1980-08-04 1980-08-04
US10642780 1980-08-04

Publications (1)

Publication Number Publication Date
NL8103032A true NL8103032A (en) 1982-03-01

Family

ID=22311361

Family Applications (1)

Application Number Title Priority Date Filing Date
NL8103032A NL8103032A (en) 1980-08-04 1981-06-23 METHOD FOR MANUFACTURING A FAST-ACTING BIPOLAR TRANSISTOR AND TRANSISTOR MANUFACTURED BY THIS METHOD

Country Status (4)

Country Link
JP (1) JPS5753979A (en)
DE (1) DE3129539A1 (en)
GB (1) GB2081507A (en)
NL (1) NL8103032A (en)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH065676B2 (en) * 1982-06-28 1994-01-19 富士通株式会社 Method for manufacturing semiconductor device
JPS5961179A (en) * 1982-09-30 1984-04-07 Fujitsu Ltd Manufacture of bipolar semiconductor device
DE3243059A1 (en) * 1982-11-22 1984-05-24 Siemens AG, 1000 Berlin und 8000 München Process for producing bipolar transistor structures having self-aligning emitter and base zones and designed for microwave circuits
DE3334774A1 (en) * 1983-09-26 1985-04-11 Siemens AG, 1000 Berlin und 8000 München INTEGRATABLE NPN TRANSISTOR
US5098854A (en) * 1984-07-09 1992-03-24 National Semiconductor Corporation Process for forming self-aligned silicide base contact for bipolar transistor
DE3580206D1 (en) * 1984-07-31 1990-11-29 Toshiba Kawasaki Kk BIPOLAR TRANSISTOR AND METHOD FOR THE PRODUCTION THEREOF.
JPS61164262A (en) * 1985-01-17 1986-07-24 Toshiba Corp Semiconductor device
US5227316A (en) * 1985-01-22 1993-07-13 National Semiconductor Corporation Method of forming self aligned extended base contact for a bipolar transistor having reduced cell size
US5045916A (en) * 1985-01-22 1991-09-03 Fairchild Semiconductor Corporation Extended silicide and external contact technology
EP0490877A3 (en) * 1985-01-22 1992-08-26 Fairchild Semiconductor Corporation Interconnection for an integrated circuit
US5061986A (en) * 1985-01-22 1991-10-29 National Semiconductor Corporation Self-aligned extended base contact for a bipolar transistor having reduced cell size and improved electrical characteristics
US5100824A (en) * 1985-04-01 1992-03-31 National Semiconductor Corporation Method of making small contactless RAM cell
US5072275A (en) * 1986-02-28 1991-12-10 Fairchild Semiconductor Corporation Small contactless RAM cell
US5340762A (en) * 1985-04-01 1994-08-23 Fairchild Semiconductor Corporation Method of making small contactless RAM cell
US4746623A (en) * 1986-01-29 1988-05-24 Signetics Corporation Method of making bipolar semiconductor device with wall spacer
EP0239652B1 (en) * 1986-03-22 1991-07-24 Deutsche ITT Industries GmbH Method of producing a monolithic integrated circuit with at least one bipolar planar transistor
GB2194676B (en) * 1986-07-30 1991-03-20 Mitsubishi Electric Corp A semiconductor integrated circuit device and a method of producing same
DE3683054D1 (en) * 1986-12-12 1992-01-30 Itt Ind Gmbh Deutsche METHOD FOR PRODUCING A MONOLITHICALLY INTEGRATED CIRCUIT WITH AT LEAST ONE BIPOLAR PLANAR TRANSISTOR.
US4789885A (en) * 1987-02-10 1988-12-06 Texas Instruments Incorporated Self-aligned silicide in a polysilicon self-aligned bipolar transistor
DE3817882A1 (en) * 1988-05-26 1989-12-07 Siemens Ag Bipolar transistor structure having a reduced base resistance, and method for fabricating a base terminal zone for the bipolar transistor structure
KR900001034A (en) * 1988-06-27 1990-01-31 야마무라 가쯔미 Semiconductor device
JP3255916B2 (en) * 1991-02-08 2002-02-12 シーメンス アクチエンゲゼルシヤフト Bipolar transistor structure and manufacturing method thereof
US5358883A (en) * 1992-02-03 1994-10-25 Motorola, Inc. Lateral bipolar transistor
US6844225B2 (en) * 2003-01-15 2005-01-18 International Business Machines Corporation Self-aligned mask formed utilizing differential oxidation rates of materials

Also Published As

Publication number Publication date
GB2081507A (en) 1982-02-17
DE3129539A1 (en) 1982-06-03
JPS5753979A (en) 1982-03-31

Similar Documents

Publication Publication Date Title
NL8103032A (en) METHOD FOR MANUFACTURING A FAST-ACTING BIPOLAR TRANSISTOR AND TRANSISTOR MANUFACTURED BY THIS METHOD
US4789885A (en) Self-aligned silicide in a polysilicon self-aligned bipolar transistor
US5061646A (en) Method for forming a self-aligned bipolar transistor
US4485393A (en) Semiconductor device with selective nitride layer over channel stop
JPH07105392B2 (en) Semiconductor device structure having protrusions
US4755476A (en) Process for the production of self-adjusted bipolar transistor structures having a reduced extrinsic base resistance
US4825281A (en) Bipolar transistor with sidewall bare contact structure
KR960030437A (en) Single polysilicon bipolar transistor with reduced base contact resistance using extrinsic base diffusion from a diffusion source dielectric layer and method of forming the same
JP2000183337A (en) Semiconductor device and its manufacture
NL7900280A (en) SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURE THEREOF
US4883772A (en) Process for making a self-aligned silicide shunt
US4183037A (en) Semiconductor device
JP2741854B2 (en) Semiconductor integrated circuit device
US5834811A (en) Salicide process for FETs
JP2003188268A (en) Semiconductor device and its manufacturing method
US5405789A (en) Method of manufacturing a semiconductor device whereby a laterally bounded semiconductor zone is formed in a semiconductor body in a self-aligning manner
JP3490060B2 (en) Semiconductor device and manufacturing method thereof
US5298779A (en) Collector of a bipolar transistor compatible with MOS technology
JP2008544562A (en) Semiconductor device and manufacturing method thereof
JPH0621365A (en) Semiconductor integrated circuit device and manufacture thereof
JPH03190139A (en) Semiconductor integrated circuit device
EP0264309B1 (en) Self-aligned base shunt for transistor
JPS63114175A (en) Contact formed in minimum surface area of semiconductor device
JP2826405B2 (en) Semiconductor device
JPH02246338A (en) Semiconductor device

Legal Events

Date Code Title Description
BV The patent application has lapsed