NL7905402A - U-MOS SEMICONDUCTOR DEVICE. - Google Patents
U-MOS SEMICONDUCTOR DEVICE. Download PDFInfo
- Publication number
- NL7905402A NL7905402A NL7905402A NL7905402A NL7905402A NL 7905402 A NL7905402 A NL 7905402A NL 7905402 A NL7905402 A NL 7905402A NL 7905402 A NL7905402 A NL 7905402A NL 7905402 A NL7905402 A NL 7905402A
- Authority
- NL
- Netherlands
- Prior art keywords
- recess
- semiconductor device
- layer
- mos
- substrate
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 28
- 239000000758 substrate Substances 0.000 claims description 27
- 239000013078 crystal Substances 0.000 claims description 24
- 239000000463 material Substances 0.000 claims description 18
- 239000002210 silicon-based material Substances 0.000 claims description 11
- 239000004020 conductor Substances 0.000 claims description 7
- 229910021419 crystalline silicon Inorganic materials 0.000 claims description 5
- 239000002019 doping agent Substances 0.000 claims description 4
- 239000011810 insulating material Substances 0.000 claims description 2
- 101150068246 V-MOS gene Proteins 0.000 description 26
- 229910052710 silicon Inorganic materials 0.000 description 12
- 239000010703 silicon Substances 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 230000008901 benefit Effects 0.000 description 10
- 238000005530 etching Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000000853 adhesive Substances 0.000 description 4
- 230000001070 adhesive effect Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000035515 penetration Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 238000004458 analytical method Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000001788 irregular Effects 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000002178 crystalline material Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
- H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
Description
I f t. * -1- 20801/JF/tjI f t. * -1- 20801 / JF / tj
Aanvrager: American Microsystems, Inc., Santa Clara, Californië, Verenigde Staten van Amerika.Applicant: American Microsystems, Inc., Santa Clara, California, United States of America.
Korte aanduiding: Ü-MOS halfgeleiderinrichting.Short designation: Ü-MOS semiconductor device.
5 De uitvinding heeft betrekking op een halfgeleiderinrichting. In het bijzonder heeft de uitvinding betrekking op halfgeleiderinrichtingen welke gebruik maken van geëtste groeven of uitsparingen gevormd in kristallijn halfgeleidermateriaal.The invention relates to a semiconductor device. In particular, the invention relates to semiconductor devices using etched grooves or recesses formed in crystalline semiconductor material.
Zoals beschreven in het Amerikaanse octrooischrift 3.975.221 kunnen re-10 latief lage capaciteits-MOS (metaal-oxyde-silicium) transistoren worden ge vormd in samenhang met "V"-vormig groeven of uitsparingen aangebracht binnen het oppervlak van siliciummaterialen. Ofschoon het hierboven genoemde Amerikaanse octrooischrift alleen betrekking heeft op» V-groef MOS transistoren als logische inrichtingen, is eveneens de toepassing van V-MOS-technologie met be-15 trekking tot het schakelen van hoge stromen alsmede audio en hoogfrequente communicatie gesuggereerd .Teneinde echter de noodzakelijke stroomcapaciteit te verschaffen, welke vereist is voor vele toepassingen, is een groot aantal elementen op een halfgeleider plak vereist. Het gebruik van V-MOS-elementen verschaft enig voordeel met betrekking tot laterale of planaire MOS-elementen 20 door het verminderen van het vereiste oppervlak, maar de hiervoor beschreven V-MOS-inrichtingen hebben het probleem niet geheel opgelost voor vermogens-inrichtingen.As disclosed in U.S. Patent 3,975,221, relatively low capacity MOS (metal oxide-silicon) transistors can be formed in conjunction with "V" shaped grooves or recesses formed within the surface of silicon materials. Although the above-mentioned US patent only relates to V-groove MOS transistors as logic devices, the use of V-MOS technology with regard to switching of high currents as well as audio and high-frequency communication has also been suggested. To provide the necessary current capacity required for many applications, a large number of elements on a semiconductor wafer are required. The use of V-MOS elements provides some advantage over lateral or planar MOS elements by reducing the required area, but the V-MOS devices described above have not solved the problem entirely for power devices.
Bij V-MOS inrichtingen, worden de V-groeven of uitsparingen gevormd door het etsen van het kristallijn siliciummateriaal langs de <J 11> vlakken 25 ervan. Voor dergelijke kristallijnmaterialen welke worden gesneden in plak-vorm zodat het (10Ó> vlak ervan het horizontale oppervlak is, zijn de (111> vlakken gerangschikt onder een hoek van 54,74° met betrekking tot het horizontale (100} vlak. Een anisotropische etsstof zal dus de gewenste V-vormige groeven langs het (111} vlak verschaffen, wanneer dit daar wordt toegepast.In V-MOS devices, the V-grooves or recesses are formed by etching the crystalline silicon material along its <J11> faces. For such crystalline materials which are cut in slab form so that the (10> plane thereof is the horizontal surface, the (111> planes are arranged at an angle of 54.74 ° with respect to the horizontal (100} plane. An anisotropic etchant thus will provide the desired V-shaped grooves along the (111} plane when used there.
30 Het is eveneens bekend wanneer een siliciumwafel wordt gesneden zo dat het (110^ vlak het horizontale vlak ervan is, vier van de (111} vlakken verticaal zijn met betrekking tot het (110} vlak oppervlak, en een aniso-trope etsstof zal een "U"-vormige groef of uitsparing verschaffen binnen het siliciummateriaal. (Zie "On Etching Very Narrow Grooves in Silicon", Applied 35 Physics Letter, Vol. 26, Nos. 4, 15 februari 1975). Dergelijke U-vormige 7905402 J » » * -2- 20801/JF/tj groeven hebben parallelle en verticale zijwanden omdat de etsstof geen invloed heeft op de 011^ vlakken welke loodrecht staan op het 010)· vlak horizontale oppervlak.It is also known when a silicon wafer is cut so that the (110} plane is its horizontal plane, four of the (111} planes are vertical with respect to the (110} plane surface, and an anisotropic etchant will have a Providing "U" -shaped groove or recess within the silicon material. (See "On Etching Very Narrow Grooves in Silicon," Applied 35 Physics Letter, Vol. 26, Nos. 4, Feb. 15, 1975.) Such U-shaped 7905402 J » »* -2- 20801 / JF / tj grooves have parallel and vertical sidewalls because the etch does not affect the 011 surfaces which are perpendicular to the 010) flat horizontal surface.
Een voordeel van de parallelle en verticale zijwanden is dat de diep-5 te van de U-vormige groeven niet evenredig is met de breedte ervan. Dit is belangrijk wanneer het voor de groef noodzakelijk is zich volkomen uitstrekken door een epitaxiale laag op het inrichtingssubstraat welke dient als een gemeenschappelijk brongebied. Een ernstig nadeel echter van een U-vormige groef geëtst op ^110^ oppervlakte vlakmateriaal is dat tijdens het etsproces 10 het siliciummateriaal eveneens etst langs verscheidene andere vlakken hetgeen onregelmatig oppervlaktepatronen creërt op de bodem en de beide uiteinden van elke uitsparing met betrekking tot de parallelle, verticale wanden ervan. De uitvinding beoogt de bovengenoemde nadelen op te heffen en voorziet daartoe in een halfgeleiderinrichting, welke daardoor wordt gekenmerkt, dat deze om-15 vat: een substraat van kristallij'nsiliciummateriaal met het bovenoppervlak er van in een ^,110) kristalvlak en een doteerstofconcentratie welke een bron verschaft van een eerste geleidbaarheidstype, een epitaxiale laag op het substraat met een doteerstofconcentratie welke een tweede geleidbaarheidstype verschaft, een relatief dunne tussenlaag tussen het substraat en de epitaxiale laag en 20 met het tweede geleidbaarheidstype, maar een grotere concentratie, een serie lange, op afstand van elkaar gelegen parallelle uitsparingen welke zich uitstrekken, van het oppervlak van de inrichting door de epitaxiale-en tussenlaag en in het substraat, waarbij elke uitsparing parallelle tegenover elkaar liggende zijwanden heeft, welke loodrecht staan op het <110> kristalvlak van het 25 oppervlak van de inrichting en een U-vormige groef vormen over een hoofdzaak de totale lengte ervan, een dunne oxydelaag binnen elke uitsparing, relatief ondiepe afvoergebieden van materiaal met het eerste geleidbaarheidstype aangrenzend aangebracht aan de bovenuiteinden van de zijwanden van elke uitsparing, een relatief dikke laag isolerend oxydemateriaal welke zich uitstrekt 30 over elk afvoergebied, een laag geleidend materiaal welke de dunne oxydelaag bedekt binnen elke uitsparing, geleidende middelen welke zich uitstrekken tussen aangrenzende uitsparingen over het isolerende materiaal en de afvoergebieden naar een eerste contactorgaan, middelen welke de. afvoergebieden verbinden met een tweede contactorgaan en middelen voor het verschaffen van con-35 tact met de substraatbron.An advantage of the parallel and vertical sidewalls is that the depth of the U-shaped grooves is not proportional to their width. This is important when it is necessary for the groove to extend completely through an epitaxial layer on the device substrate which serves as a common source region. However, a serious drawback of a U-shaped groove etched on surface 110 material is that during the etching process 10 the silicon material also etches along several other surfaces creating irregular surface patterns on the bottom and both ends of each recess with respect to the parallel , vertical walls of it. The object of the invention is to eliminate the above-mentioned drawbacks and to this end provides a semiconductor device, characterized in that it comprises: a substrate of crystalline silicon material with the top surface thereof in a crystal surface and a dopant concentration which provides a source of a first conductivity type, an epitaxial layer on the substrate with a dopant concentration that provides a second conductivity type, a relatively thin intermediate layer between the substrate and the epitaxial layer, and a higher concentration, a series of long, spaced parallel recesses extending from the surface of the device through the epitaxial and intermediate layers and into the substrate, each recess having parallel opposed side walls perpendicular to the <110> crystal plane of the surface of the device and form a U-shaped groove o substantially its entire length, a thin oxide layer within each recess, relatively shallow drainage regions of material with the first conductivity type arranged adjacent the top ends of the side walls of each recess, a relatively thick layer of insulating oxide material extending over each drainage region, a layer of conductive material covering the thin oxide layer within each recess, conductive means extending between adjacent recesses over the insulating material and the drain regions to a first contact member, means which. drain areas connect to a second contact member and means for providing contact with the substrate source.
7905402 * * -3- 20801/JF/tj7905402 * * -3- 20801 / JF / tj
De kenmerken en voorbeelden van de uitvinding worden verschaft in een uitvoeringsvorm waarbij een halfgeleiderinriehting een siliciumsubstraat omvat van het eerste geleidbaarheidstype materiaal bedekt met een epitaxia-le laag van voldoende dikte (105 micron). Transistorelementen van de in-5 richting worden gevormd in samenhang met lange, nauwe uitsparingen en groe ven welke een ü-vormige dwarsdoorsnede hebben en zich uitstrekken door de epitaxiale laag in het inrichtingssubstraat welk een gemeenschappelijk bron-gebied vormt voor de MOS-inrichting. Een reeks van dergelijke elementen zijn gerangschikt in een op geringe afstand van elkaar liggend parallel array 10 op de halfgeleideplak. Een dunne laag siliciumdioxyde bedekt de verticale en bodemwanden van elke uitsparing en is gevuld met geleidend polykristallijn· silicium welk de stuurelectrode vormt voor de inrichting. De stuurelectrode -laag welke gemeenschappelijk is voor alle elementen strekt zich uit tot een zijde van het array-element. Het geleidende materiaal van de stuurelectrode-15 laag vult in hoofdzaak de gehele ruimte van elke uitsparing inclusief ge bieden welke normaal optreden aan tegenover elkaar liggende uiteinden van de uitsparing. Aan het bovenuiteinde van elke uitsparing en zich uitstrekken tussen aangrenzende uitsparingen bevinden zich de afvoergebieden van hetzelfde geleidbaarheidstype materiaal als het substraatmateriaal. Deze afvoer-20 gebieden strekken zich via een gemeenschappelijke geleidende laag uit naar een lange contactbaan op afstand van de uiteinden van de uitsparingen. Een dikke laag- isolerend oxydemateriaal brengt de afvoerelementen rond het bovenuiteinde van elke uitsparing. Aangezien de diepte van elke U-MOS uitsparing niet is gerelateerd aan een oppervlakgebied, kan het array U-MOS transistoren 25 worden gemaakt met een relatief dikke epitaxiale laag welke noodzakelijk kan zijn voor het optimaliseren van de werking van de inrichting en eveneens met betrekking tot de produktieopbrengst. Een inrichting welke een relatief grote stroom voert, gebruikmakend van een aantal dergelijke U-MOS transistoren, vereist dus wezenlijk minder plakoppervlak dan vroegere inrichtingen met V-MOS 30 inrichtingen. Dit voordeel en andere voordelen volgens de uitvinding zijn ook toepasbaar op halfgeleiderlogica en geheugeninrichtingen welke dergelijke U-MOS transistoren omvatten.The features and examples of the invention are provided in an embodiment wherein a semiconductor device comprises a silicon substrate of the first conductivity type material covered with an epitaxial layer of sufficient thickness (105 microns). Transistor elements of the device are formed in conjunction with long, narrow recesses and grooves which have a vorm-shaped cross section and extend through the epitaxial layer in the device substrate which forms a common source region for the MOS device. A series of such elements are arranged in a closely spaced parallel array 10 on the semiconductor wafer. A thin layer of silicon dioxide covers the vertical and bottom walls of each recess and is filled with conductive polycrystalline silicon which forms the drive electrode for the device. The control electrode layer common to all elements extends to one side of the array element. The conductive material of the control electrode-15 layer substantially fills the entire space of each recess including areas that normally occur at opposite ends of the recess. At the top end of each recess and extending between adjacent recesses are the drain areas of the same conductivity type material as the substrate material. These drain areas extend through a common conductive layer to a long contact path spaced from the ends of the recesses. A thick layer of insulating oxide material wraps the drain elements around the top end of each recess. Since the depth of each U-MOS cutout is not related to a surface area, the array of U-MOS transistors 25 can be made with a relatively thick epitaxial layer which may be necessary to optimize device operation and also with respect to the production yield. Thus, a device carrying a relatively large current using a number of such U-MOS transistors requires substantially less adhesive area than previous devices with V-MOS devices. This advantage and other advantages of the invention are also applicable to semiconductor logic and memory devices including such U-MOS transistors.
Het is dan ook een doel van de uitvinding een verbeterde halfgeleiderinrichting te verschaffen met een relatief grote stroomcapaciteit per opper-35 vlakte-eenheid.It is therefore an object of the invention to provide an improved semiconductor device with a relatively large current capacity per surface unit.
7905402 1 - * -4- 20801/JF/tj7905402 1 - * -4- 20801 / JF / tj
Een ander doel van de uitvinding is het verschaffen van een halfge-leiderinrichting welke gebruik maakt van één of meer U-/vormige uitsparingen' of groeven welke één of meer MOS transistorelementen van de inrichting vormen.Another object of the invention is to provide a semiconductor device using one or more U / shaped recesses or grooves that form one or more MOS transistor elements of the device.
5 Een ander doel van de uitvinding is het verschaffen van een half- geleiderinrichting voor grote stromen welke gebruik maakt van een aantal U-vormige groeven waarvan de diepte onafhankelijk is van de breedte en welke daardoor kan worden gerangschikt als een array van parallelle en op geringe afstand van elkaar liggende elementen.Another object of the invention is to provide a semiconductor device for large currents which uses a number of U-shaped grooves whose depth is independent of the width and which can thereby be arranged as an array of parallel and small spaced elements.
10 Een ander doel van de uitvinding is het verschaffen van halfgeleider- inrichtingen welke bestaat uit U-MOS'elementen welke minder plakoppervlak vereisen en toch met grotere snelheid werken dan elementen volgens de stand van de techniek.Another object of the invention is to provide semiconductor devices consisting of U-MOS elements that require less adhesive surface and yet operate at a faster rate than prior art elements.
Nog een ander doel van de uitvinding is het verschaffen van een half-15 geleiderinrichting voor hoge stromen welke bestaat uit een aantal lange U-MOSYet another object of the invention is to provide a high current semiconductor device consisting of a number of long U-MOS
transistorelementen welke parallel zijn gerangschikt, in een op geringe afstand geplaatst array welk zich uitstrekt in-een gemeenschappelijke bron en met afvoergebieden verbonden met een gemeenschappelijk contactgebied.transistor elements arranged in parallel, in a closely spaced array extending into a common source and having drain regions connected to a common contact region.
Een ander doel van de uitvinding is het verschaffen van een verbe-20 terde werkwijze voor het vervaardigen van een grote stroomcapaciteit. U-MOSAnother object of the invention is to provide an improved method for manufacturing a large flow capacity. U-MOS
halfgeleiderinrichting.semiconductor device.
Andere doelen, voordelen en kenmerken van de uitvinding zullen duidelijk blijken aan de hand van de volgende gedetailleerde beschrijving in samenhang met de tekening, waarin: 25 fig. 1 een bovenaanzicht is van een siliciumwafel met het bovenopper vlak ervan in/^100)> kristalvlak en welke een enkele geëtste V-groef in het oppervlak ervan toont; fig. 2 een bovenaanzicht is van een siliciumwafel met het bovenoppervlak ervan in een ^110^ kristalvlak en welke een enkele geëtste U-groef in het 30 oppervlak ervan toont; de figuren 3a, 3b, 4a, 4b, 5a en 5b bovenaanzichten zijn en perspectivische schematische tekeningen zijn welke de progressieve vorming, tonen van een U-vormige groef in een silicium vlak; fig. 6 een gedeeltelijk bovenaanzicht is welk een V-M0S vermogens-35 inrichting toont; 7905402 * ft -5- 20801/JF/tj ( * fig. 7 een tekening op grotere schaal is genomen langs de lijn VII-VII.Other objects, advantages and features of the invention will become apparent from the following detailed description taken in conjunction with the drawing, in which: Fig. 1 is a plan view of a silicon wafer with its top surface in a crystal plane. and showing a single etched V-groove in its surface; FIG. 2 is a plan view of a silicon wafer with its top surface in a crystal surface and showing a single etched U-groove in its surface; Figures 3a, 3b, 4a, 4b, 5a and 5b are top views and perspective schematic drawings showing the progressive formation of a U-shaped groove in a silicon plane; Fig. 6 is a partial plan view showing a V-M0S power device; 7905402 * ft -5- 20801 / JF / tj (* fig. 7 a larger-scale drawing is taken along the line VII-VII.
fig. 8 een gedeeltelijk bovenaanzicht is welk een U-MOS ver-mogensinrichting toont volgens de uitvinding; 5 fig. 9 een tekening op grotere schaal is van de doorsnede genomen langs de lijn IX-IX van fig. 8.FIG. 8 is a partial plan view showing a U-MOS power device according to the invention; Fig. 9 is a larger-scale drawing of the section taken along line IX-IX of Fig. 8.
fig. 10 een grafiek is welke de dimensionele verbanden toont van te gebruiken V-MOS en U-MOS inrichtingen; en fig. 11 een grafiek is welke de afvoerstroom tegen de afvoer/ 10 bronspanning toont voor een kenmerkende U-MOS inrichting.FIG. 10 is a graph showing the dimensional relationships of V-MOS and U-MOS devices to be used; and FIG. 11 is a graph showing the drain current against the drain / source voltage for a typical U-MOS device.
In de tekening zijn de figuren 1 en 2 opgenomen om de karakteristieken te tonen van twee verschillende vormen van kristallijn siliciummateriaal, waarbij slechts één vorm wordt gebruikt door de uitvinding. Fig. 1 toont een conventionele siliciurowafel 20 waarvan de index afplatting 22 parallel ligt 15 aan het <110^ kristalvlak en waarvan het horizontale oppervlak parallel is aan het <100> kristalvlak. Bij een dergelijke wafel strekken de ^m^kris-talvlakken zich naar binnen uit vanaf het wafeloppervlak onder een hoek. Daardoor, wanneer een anisotrope etsstof wordt gebruikt voor het vormen van de uitsparing 24 op het wafeloppervlak (zoals aangegeven door de gesuperponeerde uit-20 sparingsdiagrammen), hebben deze uitsparingen een vierkante of rechthoekige oppervlaktevorm met zij- en eindranden parallel en loodrecht op de -(111^ΐη-dexafplatting en een V-vormige verticale dwarsdoorsnede. Daarentegen toont fig. 2 een siliciumwafel 26 waarvan de indexafplatting 28 parallel ligt aan een van de -^11l)kristalvlakken van de wafel welke loodrecht is op het 110 25 kristalvlakoppervlak van de wafel. Een andere dergelijke kristalvlak, aange- gegeven met -^111^ ligt eveneens loodrecht op het oppervlak van de wafel maar is aangebracht onder een hoek 9 met betrekking tot het andere 4,111^ vlak en 1 *1 o de parallelle indexafplatting. De hoek 9 is cos ~ ^ - 70,53°, hetgeen is af geleid van de geometrie van de silicium kristalstructuur. Bij de laatstge-30 noemde wafel zal dus een anisotrope etsstof een uitsparing 30 vormen op het oppervlak van de wafel (zoals aangegeven door gesuperponeerde uitsparingsdia-grammen), met een algemeen parallellogramachtige vorm met tegenover elkaar liggende zijwanden 32 parallel aan het Ό11^ indexvlak en/of (afhankelijk van de maskeroriëntatie kan deze eveneens de uitsparing 30 aanvoeren met zij-35 wanden 32a parallel aan -011)-1 kristalvlak.Figures 1 and 2 are included in the drawing to show the characteristics of two different shapes of crystalline silicon material, only one shape being used by the invention. Fig. 1 shows a conventional silicon wafer 20 whose index flattening 22 is parallel to the <110> crystal plane and the horizontal surface of which is parallel to the <100> crystal plane. In such a wafer, the crystal surfaces extend inwardly from the wafer surface at an angle. Therefore, when an anisotropic etchant is used to form the recess 24 on the wafer surface (as indicated by the superimposed cut-out diagrams), these recesses have a square or rectangular surface shape with side and end edges parallel and perpendicular to the - ( In contrast, Fig. 2 shows a silicon wafer 26, the index flattening 28 of which is parallel to one of the crystal planes of the wafer, which is perpendicular to the crystal plane surface of the wafer. . Another such crystal plane, denoted by - ^ 111 ^, is also perpendicular to the surface of the wafer but is angled 9 with respect to the other 4,111 ^ plane and 1 * 10 the parallel index flattening. The angle 9 is cos ~ 70.53 °, which is derived from the geometry of the silicon crystal structure. Thus, in the latter wafer, an anisotropic etchant will form a recess 30 on the surface of the wafer (as indicated by superimposed cut-out diagrams), of a generally parallelogram-like shape with opposed sidewalls 32 parallel to the index plane and / or (depending on the mask orientation, it can also supply the recess 30 with side walls 32a parallel to -011) -1 crystal plane.
790 5 A 0 2790 5 A 0 2
• i ' V• i 'V
-6- 20801/JF/tj-6- 20801 / JF / tj
De eindwanden van de uitsparingen 30 en 30a bestaan uit kruisende oppervlakken welke parallel zijn aan andere <111> vlakken van de kristalstructuur. Voor het overgrote deel van de lengte ervan is elke uitsparing 30 of 30a een U-vormige verticale dwarsdoorsnede met een constante breedte 5 welke onafhankelijk is van de diepte in de wafel.The end walls of the recesses 30 and 30a consist of intersecting surfaces that are parallel to other <111> planes of the crystal structure. For the major part of its length, each recess 30 or 30a is a U-shaped vertical cross-section of constant width 5 independent of depth in the wafer.
De voortgaande vorming ran de uitsparing 30 onder gebruikmaking van een anisotrope etsstof op een siliciumwafel met een kristalstructuur zoals getoond in fig. 2 is schematisch aangegeven in figuren 3a t/m 5b. Om te beginnen met het etstproces wordt een oxydemasker gebruikt met een recht-10 hoekige opening 34, zoals getoond in fig. 3a, met twee parallelle zijden 36 welke eveneens parallel zijn aan de <111^ richting op de indexafplatting 28 van de wafel. Deze opening is in perspectief getoond in fig. 3 met gestreepte lijnen welke de zijvlakken 36 aangeven welke parallel liggen aan de indexafplatting en loodrechte en schuine eindvlakken 38 parallel aan andere 15 <111^ vlakken van het kristal.The continued formation of the recess 30 using an anisotropic etchant on a silicon wafer having a crystal structure as shown in Figure 2 is schematically shown in Figures 3a to 5b. To begin the etching process, an oxide mask is used with a rectangular opening 34, as shown in Fig. 3a, with two parallel sides 36 which are also parallel to the <111> direction on the index flattener 28 of the wafer. This aperture is shown in perspective in Fig. 3 with dashed lines indicating the side faces 36 which are parallel to the index flattening and perpendicular and oblique end faces 38 parallel to other 15 faces of the crystal.
De figuren 4a en 4b tonen de uitsparing 30 zoals deze optreedt gedurende een verdere stap van het etsproces, beginnend met het vormen van zes wanden welke parallel zijn aan de verscheidene <111^ kristalvlakken. Twee van deze wanden zijn de tegenover elkaar liggende zijwanden 36 welke lood-20 recht liggen op het O 10^ indexvlakoppervlak van de wafel. Eindwanden ge vormd door de ^111y vlakken 38 aan de uiteinden van de uitsparing zijn eveneens loodrecht op het wafeloppervlak. Bovendien worden parallel aan vijfde en zesde ^111^ vlakken van het kristal twee inwendige eindoppervlak- ken 40 en 42 gevormd. In de figuren 4a en 4b eindigen deze eindoppervlak-25 ken, welke naar beneden schuin weglopen van de oppervlakteranden 44, aan tegenover elkaar liggende uiteinden van de horizontale bodem 46 van de uitsparing.Figures 4a and 4b show the recess 30 as it occurs during a further step of the etching process, starting with the formation of six walls which are parallel to the various crystal planes. Two of these walls are the opposing side walls 36 which are perpendicular to the index plane surface of the wafer. End walls formed by the 111 faces 38 at the ends of the recess are also perpendicular to the wafer surface. In addition, two internal end surfaces 40 and 42 are formed parallel to fifth and sixth faces of the crystal. In Figures 4a and 4b, these end surfaces 25, which run downwardly obliquely from the surface edges 44, terminate at opposite ends of the horizontal bottom 46 of the recess.
Zoals getoond in de figuren 5a en 5b gedurende wederom een latere stap gedurende het etsproces, wordt een zelfstoppende diepte bereikt, wan-30 neer de hellende eindoppervlakken 40 en 42 de horizontale bodem elimineren en uiteindelijk elkaar ontmoeten bij een gemeenschappelijke lijn 48 welke maximale diepte aangeeft. Langs de bovenrand van de uitsparing worden de oppervlakken gekruist door de vlakken 36 en door de verdere ^111y eindvlakken 38 welke verder geschuind zijn met betrekking tot de vlakken 36.As shown in Figures 5a and 5b during yet another step during the etching process, a self-stopping depth is achieved when the inclined end surfaces 40 and 42 eliminate the horizontal bottom and eventually meet at a common line 48 indicating maximum depth . Along the top edge of the recess, the surfaces are intersected by the faces 36 and by the further end faces 38 which are further beveled with respect to the faces 36.
35 Uit de hiervoor gegeven analyse van het anisotrope etsproces op 7905402 * « -7- 20801/JF/tj siliciummateriaal georiënteerd met een -Cl 10^ vlak indexoppervlak is duidelijk dat wanneer de uitsparing zeer lang wordt gemaakt met betrekking tot de diepte ervan, de hellende eindvlakken 40 en 42 daarvan zullen eindigen op de verste uiteinde van hun lange horizontale bodem 46. Bij een derge-5 lijke uitsparing worden de onregelmatig gevormde uiteinden van de uitspa ringen electrisch onbetekenend en in essentie is de gehele uitsparing een nauwe sleuf met parallelle tegenover elkaar liggende wanden, een vlakke bodem en een U-vormige dwarsdoorsnede. Zoals hierna beschreven, kan een dergelijke lange uitsparing worden gebruikt voor het vormen van vermogenstype 10 U^iOS inrichtingen en eveneens voor een logische type U-MOS inrichting in overeenstemming met principes van de uitvinding.From the above analysis of the anisotropic etching process on 7905402 * -7- 20801 / JF / tj silicon material oriented with a -Cl 10 ^ flat index surface, it is clear that when the recess is made very long with respect to its depth, the inclined end faces 40 and 42 thereof will terminate at the furthest end of their long horizontal bottom 46. In such a recess, the irregularly shaped ends of the recesses become electrically insignificant and essentially the entire recess is a narrow slot with parallel opposite overlapping walls, a flat bottom and a U-shaped cross section. As described below, such a long recess can be used to form power-type U-iOS devices and also for a logic-type U-MOS device in accordance with principles of the invention.
In fig. 6 is een gedeelte van een halfgeleiderinrichting 50 getoond welke in het bijzonder geschikt is voor toepassingen met grote stromen alsmede zwaar belaste schakelcircuits. In zijn algemeenheid omvat deze inrich-15 ting een serie V-groef MOS transistoren parallel verbonden door een gemeen schappelijke stuurelectrode 52 en een gemeenschappelijke afvoerelectrode 54.Fig. 6 shows a portion of a semiconductor device 50 which is particularly suitable for high current applications as well as heavily loaded switching circuits. Generally, this device comprises a series of V-groove MOS transistors connected in parallel by a common control electrode 52 and a common drain electrode 54.
Zoals getoond in de vergrote dwarsdoorsnede van fig. 7 is de inrichting op een substraat 56 van een zwaar gedoteerd N-type geleidbaarheidsmateriaalAs shown in the enlarged cross section of Fig. 7, the device is on a substrate 56 of a heavily doped N-type conductivity material
18 A Q18 A Q
(bijvoorbeeld, N-gedoteerd met antimoon en in het bereik van 2x10 tot 1x10 20 atomen per kubieke centimeter), waarvan het horizontale oppervlak parallel ligt aan het <110> kristalvlak en waarop een epitaxiale laag 58 van licht gedoteerd P-type of Pi-type materiaal ligt. Tussen de epitaxiale laag en het substraat ligt een tussenlaag 60 van zwaarder P-gedoteerd materiaal dat is gevormd door de uitdiffusie van P-type materiaal vanuit het substraat. Geëtst 25 binnen het oppervlak van de inrichting 50 ligt een serie V-vormige groeven 62 welke worden gevormd wanneer een anisotrope etststof wordt gebruikt op het <110>oppervlaktevlak siliciummateriaal. De V-groeven liggen op een minimale ontwerpafstand van elkaar, bijv. 3 micron, en ze strekken zich elk uit via de epitaxiale laag 58, de tussenlaag 60 en in het substraat 56. Het substraat 30 dient als een gemeenschappelijke bron voor alle V-groef MOS transistoren. Elk van de geëtste V-groeven is lang zodat de totale lengte ervan verscheidene malen de breedte ervan is en de wanden van elke groef zijn voorzien van een dunne stuuroxydelaag 64 van siliciumdioxyde. Een poortelectrode 66 welke van een geschikt metaaL kan zijn of polykristallijnsilicium, bedekt de dunne oxy-35 delaag 64 in elke uitsparing en vormt de gemeenschappelijke electrode 52 welke 7905402 . ' f k -8- 20801/JF/tj zich in hoofdzaak gedeeltelijk uitstrekt op elk V-groeFelement. Tussen de parallelle V-groefelementen liggen gediffundeerde N-type afvoergebieden 68 welke in hoofdzaak dezelfde karakteristieken hebben als het substraat bronmateriaal. Een isolerende oxydelaag 70 bedekt elk· van deze afvoergebieden.(for example, N-doped with antimony and in the range 2x10 to 1x10 20 atoms per cubic centimeter), the horizontal surface of which is parallel to the <110> crystal plane and on which an epitaxial layer 58 of lightly doped P-type or Pi- type of material. Between the epitaxial layer and the substrate is an intermediate layer 60 of heavier P-doped material formed by the diffusion of P-type material from the substrate. Etched within the surface of the device 50 is a series of V-shaped grooves 62 which are formed when an anisotropic etchant is used on the <110> surface surface silicon material. The V-grooves are at a minimum design distance from each other, e.g. 3 microns, and they each extend through the epitaxial layer 58, the intermediate layer 60 and into the substrate 56. The substrate 30 serves as a common source for all V- grooved MOS transistors. Each of the etched V-grooves is long so that their total length is several times its width, and the walls of each groove are provided with a thin control oxide layer 64 of silicon dioxide. A gate electrode 66, which may be of a suitable metal or polycrystalline silicon, covers the thin oxide layer 64 in each recess and forms the common electrode 52 which is 7905402. f k -8- 20801 / JF / tj extends substantially partially on each V-growth element. Between the parallel V-groove elements lie diffused N-type drain areas 68 which have substantially the same characteristics as the substrate source material. An insulating oxide layer 70 covers each of these drain areas.
5 Een halfgeleiderinrichting 72 welke de principes van de uitvinding be lichaamd is cetoond in de figuren 8 en 9. Hier omvat de inrichting een substraat 7¾ van N-type siliciummateriaal gevormd in het oppervlak ervan in het < 110)> kristal zoals vertoond in fig. 2. Eveneens heeft deze een epitaxiale laag 76 en een tussenlaag 78 met dezelfde karakteristieken als de elementen 10 in de V-groefinrichting 50. Binnen het oppervlak van de inrichting 72 bevindt zich een reeks smalle, lange geëtste U-vormige groeven of uitsparingen 30 van het type welk is gevormd zoals getoond in figuren 3a t/m 5b. Zoals getoond in fig. 9, hebben deze uitsparingen verticale, parallelle zijwanden en ze strekken zich uit via de epitaxiale laag 76 onder de tussenlaag 78 en in het 15 substraat 74. Aan de tegenover elkaar liggende uiteinden van elke uitsparing 30 creërt het etsproces de kruisende en hellende oppervlakken 40 en 42 welke de geschuinde <111)· kristalvlakken volgen. Omdat echter de uitsparingen relatief lang zijn en nauw,zijn deze onregelmatige oppervlakken aan elke uiteinde zonder gevolgen voor het electrisch functioneren en fabriceren van de inrichting en de 20 uitsparingen zijn in hoofdzaak uniform voor wat betreft de U-vormige dwars doorsnede met een vlakke bodemoppervlak 46 over de gehele lengte ervan.A semiconductor device 72 embodying the principles of the invention is shown in Figures 8 and 9. Here, the device comprises a substrate 7¾ of N-type silicon material formed in its surface in the <110>> crystal as shown in FIG. 2. It also has an epitaxial layer 76 and an intermediate layer 78 with the same characteristics as the elements 10 in the V-groove device 50. Within the surface of the device 72 there is a series of narrow, long etched U-shaped grooves or recesses 30 of the type formed as shown in Figures 3a to 5b. As shown in Fig. 9, these recesses have vertical, parallel side walls and extend through the epitaxial layer 76 below the intermediate layer 78 and into the substrate 74. At the opposite ends of each recess 30, the etching process creates the intersecting and inclined surfaces 40 and 42 following the slanted crystal surfaces. However, since the recesses are relatively long and narrow, these irregular surfaces at each end have no effect on the electrical functioning and fabrication of the device, and the recesses are substantially uniform in U-shaped cross section with a flat bottom surface 46 along its entire length.
Binnen elke uitsparing is een dunne oxydelaag 8 gevormd, welke een stuuroxyde is. Een geleidend materiaal 82, zoals een geschikt metaal of bij voorkeur het kristallijne silicium, bedekt deze dunne oxydelaag en ·.A thin oxide layer 8, which is a control oxide, is formed within each recess. A conductive material 82, such as a suitable metal or preferably the crystalline silicon, covers this thin oxide layer and.
25 vult compleet elke uitsparing en verschaft de stuurelectrode voor elke U-M0S25 completely fills each recess and provides the control electrode for each U-M0S
element. Zoals bij de V-M0S inrichting zijn deze stuurelectroden voor elk van een serie U-M0S elementen welke de inrichting 72vormen, verbonden als een integraal geleidend element 84 welk zich uitstrekt aan een zijde van het array uitsparingen 30. Tussen de U-vormige uitsparingen liggen gediffundeerde 30 N+ afvoergebieden 86 zoals bij de V-M0S inrichting en deze gebieden worden eveneens bedekt door een isolerende oxydelaag 88. De afvoergebieden strekken zich uit tot voorbij de uiteinden van de uitsparingen en zijn samen verbonden een door/gemeenschappelijke contactbaan 90 op een oppervlak van de inrichting.element. As with the V-M0S device, for each of a series of U-M0S elements constituting the device 72, these control electrodes are connected as an integrally conductive element 84 extending on one side of the array of recesses 30. Between the U-shaped recesses diffused N + 30 drain areas 86 as in the V-M0S device and these areas are also covered by an insulating oxide layer 88. The drain areas extend beyond the ends of the recesses and are joined together through a common contact path 90 on a surface of the institution.
Significante voordelen van de U-MOS inrichting in vergelijking met de 35 V-MOS inrichting kunnen eenvoudig worden bepaald aan de hand van de volgende 7905402 4 ^ -9- 20801/JF/tjSignificant advantages of the U-MOS device compared to the 35 V-MOS device can be easily determined from the following 7905402 4 ^ -9- 20801 / JF / tj
analyse. Onder aanneming van thans geldende ontwerpregels in de halfgelei-derindustrie met betrekking tot de beperkingen van fotolithografie bij in-richtings-layout en onder beschouwing van een noodzakelijkheid voor zowel V-groeven en ü-groeven dat deze zich uitstrekken via de epitaxiale laag in het 5 gemeenschappelijke bronsubstraat, dient de minimale breedte van een V-MOSanalysis. Adopting currently applicable design rules in the semiconductor industry regarding the limitations of photolithography in device layout and considering a necessity for both V-grooves and ü-grooves to extend through the epitaxial layer in the common source substrate, should be the minimum width of a V-MOS
uitsparing 5 micron te zijn. Nu aangezien de tegenover elkaar liggende zijwanden van elk U-MOS element 30 verticaal zijn en zich kunnen uitstrekken tot elke noodzakelijke diepte teneinde de epitaxiale laag 76 te penetreren,kan de breedte van dergelijk U-MOS element 1 micron zijn. De lengte van zowel 10 V-MOS en U-MOS elementen zijn vergelijkbaar voor wat betreft de afstand tus sen de elementen, bijv. 3 micron. Daardoor zou het totale oppervlaktebreedte vereist een V-MOS element 8 micron zijn, terwijl de totale breedte voor het U-MOS element 4 micron zou zijn. Elk V-MOS element vereist dus zeker twee maal zoveel oppervlak als een U-MOS element. Nu met betrekking tot de kanaallengte on-15 der aanneming dat de kanaallengte dat wil zeggen de afstand van het gedif fundeerde afvoergebied tot wandsubstraat voor het U-MOS element één is, terwijl eenvoudig kan worden ingezien dat geometrisch gezien de kanaallengte langs elke hellende zijvlak van het V-MOS elelment gelijk is aanV^/V^. In termen van kanaalconductance welke evenredig is met de reciproke waarde van de ka-20 naallengte (©*£ ) en onder aanneming dat een V-MOS element een kanaalconductantie heeft van 1,0, zal een vergelijkbaar V-MOS element en kanaalconductantie hebben van 1,22. Voor het verschaffen van een maat voor de efficiëntie van de inrichting, kan men de hoeveelheid transistoroppervlak bepalen voor een gegeven conductantie. Wanneer in het hierboven genoemde voorbeeld de V-MOS inrich-25 ting een oppervlak per conductantiefactor heeft van 1,0, zal de U-MOS inrich ting dezelfde factor hebben van 0,41. Eenvoudig kan dus worden ingezien dat de U-MOS inrichting dezelfde electrische eigenschappen zal vertonen onder gebruikmaking van slechts 41¾ van het oppervlak van een vergelijkbare V-MOS inrichting. Onder beschouwing van het gebied dat normaal vereist is voor peri-30 fere logica, kan een vermogenstype plak van een beschreven type rond 200 vierlante mils vereisen, wanneer vervaardigd volgens een V-MOS configuratie, terwijl een vlak met een equivalente aantal U-MOS transistoren en met dezelfde electrische mogelijkheden slechts 128 vierkante mils zou vereisen. Wanneer dit het feit wordt toegepast op/bekende statische verband tussen vervaardigingsopbrengst 15 en plakoppervlak, wordt de bereikbare toegenomen opbrengst met de kleinere plak- 7905402 -10- 20801/JF/tj 5 v . 1 afmetingen een significant voordeel.cutout to be 5 microns. Now since the opposite side walls of each U-MOS element 30 are vertical and can extend to any necessary depth to penetrate the epitaxial layer 76, the width of such U-MOS element can be 1 micron. The length of both 10 V-MOS and U-MOS elements are comparable in terms of the distance between the elements, e.g. 3 microns. Therefore, the total surface width required for a V-MOS element would be 8 microns, while the total width for the U-MOS element would be 4 microns. Each V-MOS element therefore requires at least twice as much surface area as a U-MOS element. Now with regard to the channel length, assume that the channel length i.e. the distance from the diffused drain area to wall substrate is one for the U-MOS element, while it can be easily seen that the channel length geometrically along each inclined side face of the V-MOS element is equal to V ^ / V ^. In terms of channel conductance which is proportional to the reciprocal of the channel length (© * £) and assuming that a V-MOS element has a channel conductance of 1.0, a similar V-MOS element and channel conductance of 1.22. To provide a measure of device efficiency, one can determine the amount of transistor area for a given conductance. In the above example, if the V-MOS device has an area per conductance factor of 1.0, the U-MOS device will have the same factor of 0.41. Thus, it can be readily recognized that the U-MOS device will exhibit the same electrical properties using only 41¾ of the surface of a comparable V-MOS device. Considering the region normally required for periodic logic, a power type slice of a described type may require around 200 quadrant mils when fabricated according to a V-MOS configuration, while a plane with an equivalent number of U-MOS transistors and with the same electrical capabilities would require only 128 square mils. When this fact is applied to a known static relationship between manufacturing yield 15 and adhesive surface, the attainable increased yield becomes with the smaller adhesive 7905402 -10-20801 / JF / tj 5 v. 1 dimensions a significant advantage.
Voor het verschaffen van het gebiedsvoordeel met betrekking tot de V-MOS zoals hierboven beschreven, dient de U-MOS inrichting een minimale breedte te bezitten tussen de verticale parallelle zijwanden en de breedte 5 is ideaal tussen 1 en 2 micron. Vanwege de kristallijne structuur van sili cium met een ^110^ kristalvlak oppervlak zal de ü-groef worden geëtst zoals getoond in de figuren 3a - 5b en zelfstoppend zijn. Feitelijke testen hebben uitgewezen dat de zelfstoppende diepte van de ü-groef een functie is van zowel de breedte als de lengte van de maskeropening. Het dimensionele ver-10 band tussen de breedte en de lengte van de U-groef noodzakelijk voor het verkrijgen van penetratie van een uniforme epitaxiale laag (X^) van 2,4 micron dikte is getoond in fig. 10. Hieruit wordt gezien dat voor een praktische U-MOS inrichting de lengte van elke geëtste ü-groef groter dient te zijn dan 8 ën ten minste rond 10 micron (onder aanneming van een minimale breedte van 15 rond 1 micron), teneinde een adequate penetratie te verkrijgen van een epi taxiale laag van rond 2,4 micron, üit de grafiek van fig. 10 blijkt eveneens dat voor elke U-MOS inrichting groter dan 8-10 micron lengte, adequate penetratie van de epitaxiale laag zal worden bereikt voor elke breedte van de U-groef, ongeacht hoe klein. Onder handhaving van de minimale breedte van rond 20 1 micron, nemen de voordelen van de U-MOS toe met toename van de lengte er van.To provide the area advantage with respect to the V-MOS as described above, the U-MOS device should have a minimum width between the vertical parallel side walls and the width is ideally between 1 and 2 microns. Due to the crystalline structure of silicon with a 110110 kristal crystal plane surface, the ü groove will be etched as shown in Figures 3a-5b and be self-stopping. Actual tests have shown that the self-stopping depth of the ü groove is a function of both the width and the length of the mask opening. The dimensional relationship between the width and the length of the U-groove necessary to obtain penetration of a uniform epitaxial layer (X ^) of 2.4 microns thickness is shown in Fig. 10. It is seen that for a practical U-MOS device, the length of each etched ü-groove should be greater than 8 ten at least around 10 microns (assuming a minimum width of 15 around 1 micron), in order to obtain adequate penetration of an epi taxial layer of around 2.4 microns, the graph of Fig. 10 also shows that for any U-MOS device larger than 8-10 microns in length, adequate penetration of the epitaxial layer will be achieved for any width of the U-groove, no matter how small. Maintaining the minimum width of around 20 microns, the benefits of the U-MOS increase with increasing length.
Een ander significant voordeel van een U-MOS inrichting met betrekking tot een V-MOS inrichting van overeenkomstige afmetingen is dat deze inherent sneller is voor wat betreft de schakelingswerking. Dit wordt afgeleid uit het 25 feit dat voor twee smalle, evenlange en evendiepe V-MOS en U-MOS inrichtingen de V-MOS stuurelectrode capaciteit C V3/V2 groter is dan de U-MOS stuur- s electrode capaciteit en dat de "aan.” weerstand (R^) van de V-MOS welke evenredig is met de kanaallengte (UV3/V2 groter is dan de San" weerstand van de U-MOS. Zoals bekend is op dit gebied van de techniek, is de snelheid van 30 de inrichting een functie van de tijdsfactorconstant ξ- , welke het produktAnother significant advantage of a U-MOS device over a correspondingly sized V-MOS device is that it is inherently faster in circuit operation. This is deduced from the fact that for two narrow, even and even deep V-MOS and U-MOS devices, the V-MOS control electrode capacitance C V3 / V2 is greater than the U-MOS control electrode capacity and that the "on . ” resistance (R ^) of the V-MOS which is proportional to the channel length (UV3 / V2 is greater than the San "resistance of the U-MOS. As is known in the art, the speed of the device a function of the time factor constant ξ-, which is the product
is van de "aan" weerstand en de stuurelectrodecapaciteit C^. Daardoor, onder aanneming dat een U-MOS inrichting met deze factoren op een, een V-MOSis the "on" resistance and the driving electrode capacitance C ^. Therefore, assuming a U-MOS device with these factors on one, a V-MOS
inrichting een waarde zal hebben van ζ = R_„ x C = V3 χΤ/§* = 1,5 of met uw ® Y2 ifz andere woorden de U-MOS inrichting zal ongeveer 1,5 keer zo snel zijn als een 35 V-MOS inrichting met gelijksoortige afmeting.device will have a value of ζ = R_ „x C = V3 χΤ / § * = 1.5 or in your ® Y2 ifz in other words the U-MOS device will be about 1.5 times faster than a 35 V-MOS device of similar size.
7905402 -11- 20801/JF/tj7905402 -11- 20801 / JF / tj
De AAN-weerstandfactor kan worden geïllustreerd aan de hand van fig. 11, welke I-V karakteristiekgrafiek is voor een U-MOS inrichting met een breedte van 1 micron en een lengte van 25 micron. In deze grafiek is de afvoerstroom tegen de afvoer/bronspanning uitgezet voor verschillende stuurelectrodespan-5 ningen opgedrukt op de inrichting. De AAN-weerstand welke de weerstand is wan neer de inrichting aanschakelt is in essentie de beginhelling van elke grafiek. Testen van feitelijke inrichtingen zoals bijvoorbeeld die van fig. 11 hebben aangetoond dat een U-MOS inrichting met dezelfde kanaalbreedte als een V-MOS een kleinere AAN-weerstand zal hebben (en daardoor een grotere stroom 10 mogelijkheid) met een factor van rondThe ON resistance factor can be illustrated with reference to Figure 11, which is the I-V characteristic graph for a U-MOS device with a width of 1 micron and a length of 25 microns. In this graph, the drain current is plotted against the drain / source voltage for various control electrode voltages printed on the device. The ON resistance which is the resistance when the device turns on is essentially the starting slope of each graph. Tests of actual devices such as for example that of Fig. 11 have shown that a U-MOS device with the same channel width as a V-MOS will have a smaller ON resistance (and therefore a larger current capability) by a factor of around
VTVT
Bij het vervaardigen van de U-MOS 72, kunnen de werkwijzestappen welke worden gebruikt in hoofdzaak die zijn welke tot nu toe zijn toegepast bij de vervaardiging van V-MOS inrichtingen. De formatie van de substraat epi-en taxiale lagen/tussenlaag kan bijvoorbeeld worden uitgevoerd zoals beschreven 15 in het Amerikaanse octrooischrift 3-975.221 met uitzondering van het feit dat het substraat <110^ kristalvlak materiaal dient te zijn. Wanneer de U-MOS groeven worden gevormd, worden deze anisotroop geëtst via rechthoekige oxydevensters parallel op de -^,111^ of <111^ ' vlakken zoals getoond in de fig. 3a t/m 5b en ze zijn relatief lang (groter dan 10 micron) in vergelijking met de breedte 20 ervan (1 micron). De daaruit resulterende U-vormige groeven zullen in het al gemeen parallellogramvormig zijn met vier verticale wanden en twee hellende eindwanden. De dunne stuurelectrodeoxydelaag binnen de geëtste U-groeven wordt gevormd onder gebruikmaking van conventioneel maskeren en depositietechnieken en de afvoergebieden worden bij voorkeur gevormd door ionenimplantering. De 25 stuurelectroden, bij voorkeur van polykristallijn siliciummateriaal, worden eveneens gevormd met behulp van depositietechnieken en bij voorkeur vullen deze elke nauwe U-groef. De onderling verbindende geleiders tussen elementen kunnen tegelijkertijd worden gevormd uit hetzelfde materiaal of van metaal.In manufacturing the U-MOS 72, the method steps used may be primarily those hitherto used in the manufacture of V-MOS devices. For example, the formation of the substrate epi and taxial layers / intermediate layer can be performed as described in U.S. Patent 3,975,221 except that the substrate should be <110 µ crystal plane material. When the U-MOS grooves are formed, these are anisotropically etched through rectangular oxide windows parallel to the - ^, 111 ^ or <111 ^ 'planes as shown in Figures 3a through 5b and are relatively long (greater than 10 micron) compared to its width (1 micron). The resulting U-shaped grooves will generally be parallelogram shaped with four vertical walls and two sloping end walls. The thin gate electrode oxide layer within the etched U grooves is formed using conventional masking and deposition techniques, and the drain regions are preferably formed by ion implantation. The control electrodes, preferably of polycrystalline silicon material, are also formed by deposition techniques and preferably fill any narrow U-groove. The interconnecting conductors between elements can be formed simultaneously from the same material or from metal.
Met de U-groeven of uitsparingen gevuld, kan een gemetalliseerde laag voor het 30 onderling verbinden van geleidergedeelten van de schakeling eenvoudig worden toegepast zonder uitsparingen of dalen welke breekpunten zouden kunnen veroorzaken of kortsluitingen in de inrichting. Deze factor is van belang bij het verschaffen van hun vervaardigingsproces met een hoge opbrengst.With the U-grooves or recesses filled, a metalized layer for interconnecting conductor portions of the circuit can be easily applied without recesses or troughs that could cause breakpoints or short circuits in the device. This factor is important in providing their high yield manufacturing process.
Vaklui op dit gebied van de techniek waarop de uitvinding betrekking 35 790 5 4 02 -12- 20801/JF/tj heeft, zullen nu vele veranderingen qua constructie en zeer veel verschillende uitvoeringsvormen en toepassingen van de uitvindingen duidelijk worden, zonder buiten de strekking en draagwijdte van de uitvinding te komen. De hier gegeven beschrijvingen zijn enkel en alleen illustratief en zijn 5 niet bedoeld om ook maar op enigerleiwijze beperkend zijn.Those skilled in the art to which the invention pertains 35 790 5 4 02-12-20801 / JF / tj will now become apparent many changes in construction and many different embodiments and uses of the inventions, without being beyond the scope and scope of the invention. The descriptions given here are illustrative only and are not intended to be in any way limiting.
-CONCLUSIES- 7905402- CONCLUSIONS - 7905402
Claims (9)
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US94881478A | 1978-10-05 | 1978-10-05 | |
| US94881478 | 1978-10-05 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| NL7905402A true NL7905402A (en) | 1980-04-09 |
Family
ID=25488272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| NL7905402A NL7905402A (en) | 1978-10-05 | 1979-07-11 | U-MOS SEMICONDUCTOR DEVICE. |
Country Status (7)
| Country | Link |
|---|---|
| JP (1) | JPS5552273A (en) |
| CA (1) | CA1115426A (en) |
| DE (1) | DE2931272A1 (en) |
| FR (1) | FR2438342A1 (en) |
| GB (1) | GB2032686A (en) |
| IT (1) | IT1123772B (en) |
| NL (1) | NL7905402A (en) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4449285A (en) * | 1981-08-19 | 1984-05-22 | The Secretary Of State For Defence In Her Britannic Majesty's Government Of The United Kingdom Of Great Britain And Northern Ireland | Method for producing a vertical channel transistor |
| US4546367A (en) * | 1982-06-21 | 1985-10-08 | Eaton Corporation | Lateral bidirectional notch FET with extended gate insulator |
| JPS598375A (en) * | 1982-07-05 | 1984-01-17 | Matsushita Electronics Corp | Insulated gate field-effect transistor |
| US4767722A (en) * | 1986-03-24 | 1988-08-30 | Siliconix Incorporated | Method for making planar vertical channel DMOS structures |
| US5034785A (en) * | 1986-03-24 | 1991-07-23 | Siliconix Incorporated | Planar vertical channel DMOS structure |
| US6335247B1 (en) * | 2000-06-19 | 2002-01-01 | Infineon Technologies Ag | Integrated circuit vertical trench device and method of forming thereof |
| JP3531613B2 (en) | 2001-02-06 | 2004-05-31 | 株式会社デンソー | Trench gate type semiconductor device and manufacturing method thereof |
-
1979
- 1979-07-11 NL NL7905402A patent/NL7905402A/en not_active Application Discontinuation
- 1979-08-01 DE DE19792931272 patent/DE2931272A1/en not_active Withdrawn
- 1979-08-31 JP JP11054279A patent/JPS5552273A/en active Pending
- 1979-09-10 CA CA335,319A patent/CA1115426A/en not_active Expired
- 1979-09-14 GB GB7932015A patent/GB2032686A/en not_active Withdrawn
- 1979-10-04 FR FR7924747A patent/FR2438342A1/en not_active Withdrawn
- 1979-10-04 IT IT26258/79A patent/IT1123772B/en active
Also Published As
| Publication number | Publication date |
|---|---|
| FR2438342A1 (en) | 1980-04-30 |
| IT7926258A0 (en) | 1979-10-04 |
| DE2931272A1 (en) | 1980-04-24 |
| GB2032686A (en) | 1980-05-08 |
| IT1123772B (en) | 1986-04-30 |
| JPS5552273A (en) | 1980-04-16 |
| CA1115426A (en) | 1981-12-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7276766B2 (en) | Semiconductor structure with improved on resistance and breakdown voltage performance | |
| US6462377B2 (en) | Insulated gate field effect device | |
| US4796070A (en) | Lateral charge control semiconductor device and method of fabrication | |
| US7381603B2 (en) | Semiconductor structure with improved on resistance and breakdown voltage performance | |
| US5270554A (en) | High power high frequency metal-semiconductor field-effect transistor formed in silicon carbide | |
| US4941026A (en) | Semiconductor devices exhibiting minimum on-resistance | |
| US6118161A (en) | Self-aligned trenched-channel lateral-current-flow transistor | |
| US6787872B2 (en) | Lateral conduction superjunction semiconductor device | |
| JPH0254661B2 (en) | ||
| EP1174929A2 (en) | Power semiconductor device and method of manufacturing the same | |
| EP1289022A2 (en) | Power MOSFET transistor and Schottky diode | |
| NL7907472A (en) | MOSFET HIGH POWER UNIT. | |
| FR2817658A1 (en) | Semiconductor MOSFET device, has n-type tape-like surface regions as up-to-surface extensions of drift layer surrounded by p-type wells region, and determined limits | |
| US4319261A (en) | Self-aligned, field aiding double polysilicon CCD electrode structure | |
| NL7905402A (en) | U-MOS SEMICONDUCTOR DEVICE. | |
| US4536782A (en) | Field effect semiconductor devices and method of making same | |
| US4670764A (en) | Multi-channel power JFET with buried field shaping regions | |
| US4242736A (en) | Capacitor memory and methods for reading, writing, and fabricating capacitor memories | |
| US20190058038A1 (en) | Forming a Superjunction Transistor Device | |
| US5041896A (en) | Symmetrical blocking high voltage semiconductor device and method of fabrication | |
| TWI670226B (en) | Multi-trench semiconductor devices | |
| US20170084703A1 (en) | Multi-Trench Semiconductor Devices | |
| US4704786A (en) | Method of forming a lateral bipolar transistor in a groove | |
| JP4833391B2 (en) | Method for processing an improved semiconductor trench MOS device | |
| EP0780910A1 (en) | High voltage silicon diode with optimum placement of silicon-germanium layers |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| BV | The patent application has lapsed |