NL1022336C2

NL1022336C2 - Data control device for LCD screen, comprises output buffer and digital analogue converter parts controlled via time control unit

Info

Publication number: NL1022336C2
Application number: NL1022336A
Authority: NL
Inventors: Seok Woo Lee; Su Kyung Choi
Original assignee: Lg Philips Lcd Co
Priority date: 2003-01-09
Filing date: 2003-01-09
Publication date: 2004-07-13

Abstract

A digital/analogue (D/A) converter part (30) is used to convert inputted image point data into image point signals and carry out a time distribution for these signals in order to generate time-distributed image point signals, the number of converted image point signals being greater than the number of time-distributed image point signals. At least two output buffer parts (50, 54) are used to sequentially receive the image point signals from the D/A converter part, hold the time-distributed image point signals and then buffer and send these signals to a number of data lines. At least two of the output buffer parts are connected together to the D/A converter part. A time control unit is used to control the D/A converter and output buffer parts and carry out a time distribution in at least two regions of the image point data supplied to the D/A converter part, in order to supply the time-distributed image point data to the data lines in a sequential manner.

Description

ΤηΓ ι^·——1 .,-_ , ^ri'·?:'’ .............. · *-*ΤηΓ ι ^ · ——1., -_, ^ ri '· ?:' ’.............. · * - *

Korte aanduiding: Gegevensbesturingstoestel en werkwijze voor vloeibaar-kristalbeeldscherm.Brief indication: Data control device and method for liquid crystal display.

Gebied van de uitvindingFIELD OF THE INVENTION

De onderhavige uitvinding heeft betrekking op een vloeibaar-kristalbeeldscherm, en meer in het bijzonder op een gegevensbesturingstoestel en een werkwijze voor een vloeibaar-kristalbeeld-5 scherm, waarbij een digitaal-analoog omzetter en een uitvoerbuffer afzonderlijk zijn geïntegreerd voor het drastisch verminderen van een verlies dat wordt veroorzaakt door een slechte dragerstrookverpakking.The present invention relates to a liquid crystal display, and more particularly to a data control device and a method for a liquid crystal display, wherein a digital-to-analog converter and an output buffer are separately integrated for drastically reducing a loss this is caused by poor carrier strip packaging.

Tevens is de onderhavige uitvinding gericht op een gegevensbesturingstoestel en een werkwijze voor een vloeibaar-kristalbeeldscherm, waar-10 bij een digitaal-analoog omzetter wordt bestuurd op een tijddeelbasis teneinde het aantal geïntegreerde schakelingen voor het verschaffen van een digitaal-analoog omzetfunctie te verminderen. ,The present invention is also directed to a data control device and a method for a liquid crystal display, wherein a digital-to-analog converter is controlled on a time-part basis to reduce the number of integrated circuits for providing a digital-to-analog converter function. ,

Bespreking van de verwante stand van de techniekDiscussion of the related state of the art

In het algemeen regelt een vloeibaar-kristalbeeldscherm (LCD) 15 een lichtdoorlaatbaarheid van het vloeibare kristal door gebruik te maken van een elektrisch veld bij het weergeven van een beeld. Voor dit doel omvat het LCD een vloeibaar-kristalbeeldschermpaneel met vloeibaar-kristalcellen die zijn gerangschikt in een matrixvorm, alsmede een besturingsschakeling voor het besturen van het vloeibaar-20 kristalbeeldschermpaneel.In general, a liquid crystal display (LCD) 15 controls a light transmittance of the liquid crystal by using an electric field when displaying an image. For this purpose, the LCD comprises a liquid crystal display panel with liquid crystal cells arranged in a matrix form, as well as a control circuit for controlling the liquid crystal display panel.

In het vloeibaar-kristalbeeldschermpaneel zijn poortlijnen en gegevenslijnen op een zodanige wijze gerangschikt dat zij elkaar kruisen. Op elke kruising van de poortlijnen en de gegevenslijnen is een vloeibaar-kristalcel geplaatst. Het vloeibaar-kristalbeeldschermpaneel 25 is voorzien van een beeldpuntelektrode en een gemeenschappelijke elektrode voor het aanleggen van een elektrisch veld over elk van de vloeibaar-kristalcellen. Elke beeldpuntelektrode is door bron- en af-voerelektroden van een dunne-filmtransistor als een schakelinrichting verbonden met elk van de gegevenslijnen. De poortelektrode van de 30 dunne-filmtransistor is verbonden met elk van de poortlijnen, waardoor het mogelijk wordt een beeldpuntspanningssignaal aan te leggen aan de beeldpuntelektroden voor elke lijn.In the liquid crystal display panel, gate lines and data lines are arranged in such a way that they intersect. A liquid crystal cell is placed at each intersection of the gate lines and the data lines. The liquid crystal display panel 25 is provided with a pixel electrode and a common electrode for applying an electric field across each of the liquid crystal cells. Each pixel electrode is connected to each of the data lines by source and drain electrodes of a thin film transistor as a switching device. The gate electrode of the thin film transistor is connected to each of the gate lines, making it possible to apply a pixel voltage signal to the pixel electrodes for each line.

y; ( > r . r"\, -, , £y; (> r. r "\, -,, £

Ij. t. L· ."··.:- V.· I - 2 - H De besturingsschakeling omvat een poortbesturing voor het bestu- ren van de poortlijnen, een gegevensbesturing voor het besturen van de gegevenslijnen en een gemeenschappelijke spanningsgenerator voor het besturen van de gemeenschappelijke elektrode. De poortbesturing legt I 5 achtereenvolgens een aftastsignaal aan aan de poortlijnen om achter- I eenvolgens, met één lijn tegelijk de vloeibaar-kristalcellen op het I vloeibaar-kristalbeeldschermpaneel te besturen. De gegevensbesturing legt telkens wanneer het poortsignaal wordt aangelegd aan één van de poortlijnen een gegevensspanningssignaal aan aan elk van de gegevens- 10 lijnen. De gemeenschappelijke spanningsgenerator legt een gemeenschap- pelijk spanningssignaal aan over de gemeenschappelijke elektrode.Ij. t. L ·. "··.: - V. · I - 2 - H The control circuit comprises a gate controller for controlling the gate lines, a data controller for controlling the data lines and a common voltage generator for controlling the common electrode. The gate controller sequentially applies a scanning signal to the gate lines to control the liquid crystal cells successively, one line at a time, on the liquid crystal display panel The data controller lays each time the gate signal is applied to one of the gate lines a data voltage signal on each of the data lines The common voltage generator applies a common voltage signal over the common electrode.

Dienovereenkomstig regelt het LCD de lichtdoorlaatbaarheid door middel van een elektrisch veld dat wordt aangelegd tussen de beeldpuntelek- trode en de gemeenschappelijke elektrode, in overeenstemming met het 15 gegevensspanningssignaal voor elke vloeibaar-kristalcel, om daardoor een afbeelding weer te geven. Elk van de gegevensbesturingen en de poortbesturingen wordt gevormd uit een geïntegreerde schakeling (ΙΟΙ chip. Deze zijn aangebracht in een dragerstrookverpakking (TCP) en I worden hoofdzakelijk door middel van een met tape geautomatiseerd I 20 hechtingssysteem (TAB) verbonden met het vloeibaar-kristalbeeldscherm- I paneel.Accordingly, the LCD controls the light transmittance by means of an electric field applied between the pixel electrode and the common electrode, in accordance with the data voltage signal for each liquid crystal cell, to thereby display an image. Each of the data controls and the gate controls is formed from an integrated circuit ((chip. These are arranged in a carrier strip package (TCP) and I are connected to the liquid crystal display system mainly by means of a tape-automated bonding system (TAB). I panel.

I Fig. 1 toont schematisch een gegevensbesturingsblok in een ge- I bruikelijk LCD.FIG. 1 schematically shows a data control block in a conventional LCD.

I Verwijzend naar fig. 1 omvat het gegevensbesturingsblok gege- I 25 vensbesturings IC's 4 die via TCP's 6 zijn verbonden met een vloei- I baar-kristalbeeldschermpaneel 2, alsmede een gedrukte-bedradingskaart I (PCB) 8 voor gegevens, die via de TCP's 6 is verbonden met de gege- I vensbesturings IC's 4.Referring to Fig. 1, the data control block comprises data control ICs 4 connected via TCPs 6 to a liquid crystal display panel 2, as well as a printed wiring card I (PCB) 8 for data transmitted via the TCPs 6 is connected to the data control ICs 4.

I De gegevens-PCB 8 ontvangt uiteenlopende besturingssignalen van- I 30 uit een tijdsbesturing (niet getoond), alsmede gegevenssignalen en be- I sturingsspanningssignalen vanuit een voedingsgenerator (niet getoond) I teneinde deze te interfacen naar de gegevensbesturings IC’s 4. Elk van I de TCP's 6 is elektrisch verbonden met een gegevenscontactvlak dat is I verschaft aan het bovengedeelte van het vloeibaar-kristalbeeldscherm- I 35 paneel 2 en een uitvoercontactvlak dat is verschaft bij elke gegevens- I PCB 8. De gegevensbesturings IC's 4 zetten digitale beeldpuntgegevens I om in analoge beeldpuntgegevens teneinde deze aan te bieden aan gege- I venslijnen op het vloeibaar-kristalbeeldschermpaneel 2.The data PCB 8 receives various control signals from a time control (not shown), as well as data signals and control voltage signals from a power generator (not shown) in order to interface them with the data control ICs 4. Each of the TCPs 6 is electrically connected to a data contact surface provided at the upper portion of the liquid crystal display panel 2 and an output contact surface provided at each data PCB 8. The data control ICs 4 convert digital pixel data I to analog pixel data to present it to data lines on the liquid crystal display panel 2.

I 1022336 - 3 -I 1022336 - 3 -

Voor dat doel omvat, zoals getoond in fig. 2, elk van de gege-vensbesturings IC's een schuifregistergedeelte 14 voor het aanleggen van een sequentieel bemonsteringssignaal. Een latchgedeelte 16 latcht sequentieel beeldpuntgegevens VD in reactie op het bemonsteringssig-5 naai en voert de beeldpuntgegevens VD tegelijkertijd uit. Een digi-taal-analoog omzetter (DAC) 18 zet de beeldpuntgegevens VD vanuit het latchgedeelte 16 om in een beeldpuntsignaal. Een uitvoerbuffergedeelte 26 buffert het beeldpuntsignaal vanuit de DAC 18 teneinde dit uit te voeren. Voorts omvattende gegevensbesturings IC's 4 elk een signaalbe-10 sturing 10 voor het interfacen van uiteenlopende besturingssignalen vanuit een tijdsbesturing (niet getoond) en de beeldpuntgegevens VD. Een gammaspanningsgedeelte 12 verschaft positieve en negatieve gamma-spanningen die vereist zijn in de DAC 18. Elk van de gegevensbesturings IC's 4 bestuurt n gegevenslijnen DL1 tot DLn.For that purpose, as shown in FIG. 2, each of the data control ICs includes a shift register portion 14 for applying a sequential sampling signal. A latch portion 16 loops sequential pixel data VD in response to the sampling signal and outputs the pixel data VD simultaneously. A digital-to-analog converter (DAC) 18 converts the pixel data VD from the latch portion 16 into a pixel signal. An output buffer portion 26 buffers the pixel signal from the DAC 18 to output it. Furthermore, data control ICs 4 each include a signal control 10 for interfacing various control signals from a time control (not shown) and the pixel data VD. A gamma voltage portion 12 provides positive and negative gamma voltages required in the DAC 18. Each of the data control ICs 4 controls n data lines DL1 to DLn.

15 De signaalbesturing 10 bestuurt uiteenlopende besturingssigna len zoals bijvoorbeeld SSP, SSC, SOE, REV en POL, alsmede de beeldpuntgegevens VD teneinde deze uit voeren naar de bijbehorende elementen. Het gammaspanningsgedeelte 12 verdeelt verscheidene gammarefe-rentiespanningen vanuit een gammareferentiespanningsgenerator (niet 20 getoond) onder voor elke grijswaarde en voert de onderverdeelde gamma-referentiespanningen uit.The signal control 10 controls various control signals such as, for example, SSP, SSC, SOE, REV and POL, as well as the pixel data VD in order to output these to the associated elements. The gamma voltage portion 12 distributes various gamma reference voltages from a gamma reference voltage generator (not shown) below for each gray value and outputs the subdivided gamma reference voltages.

Schuifregisters die zijn omvat in het schuifregistergedeelte 14 schuiven sequentieel een bronstartpuls SSP vanuit de signaalbesturing 10 in reactie op bronbemonsteringskloksignaal SSC voor het uitvoeren 25 van de bronstartpuls SSP als een bemonsteringssignaal.Shift registers included in the shift register portion 14 sequentially shift a source start pulse SSP from the signal controller 10 in response to source sampling clock signal SSC to output the source start pulse SSP as a sampling signal.

Meerdere n latches die zijn omvat in het latchgedeelte 16 bemonsteren sequentieel de beeldpuntgegevens VD uit de signaalbesturing 10 in reactie op het bemonsteringssignaal uit het schuifregistergedeelte 14 teneinde dit te latchen. Daaropvolgend reageren de n latches op een 30 bronuitvoerinschakelsignaal SOE uit de signaalbesturing 10 teneinde de gelatchte beeldpuntgegevens VD tegelijkertijd uit te voeren. In dit geval herstelt het latchgedeelte 16 de gemoduleerde beeldpuntgegevens VD op zodanige wijze dat deze een verlaagd overgangsbitgetal hebben in reactie op een gegevensomkeringskeuzesignaal REV en voert vervolgens 35 de beeldpuntgegevens VD uit. Dit is omdat de beeldpuntgegevens VD, met een overgangsbitgetal dat voorbij een referentiewaarde gaat, zodanig worden aangeboden dat deze worden gemoduleerd teneinde een verlaagd overgangsbitgetal te hebben teneinde een elektromagnetische interfe- 1022336 - 4 - rentie (EMI) bij gegevensoverdracht vanuit de tijdsbesturing te minimaliseren.Multiple n latches included in the latch portion 16 sequentially sample the pixel data VD from the signal controller 10 in response to the sampling signal from the shift register portion 14 to latch it. Subsequently, the n latches respond to a source output enable signal SOE from the signal controller 10 to output the matched pixel data VD simultaneously. In this case, the latch portion 16 restores the modulated pixel data VD in such a way that they have a lowered transition bit number in response to a data inversion select signal REV and then outputs the pixel data VD. This is because the pixel data VD, with a transition bit number that goes beyond a reference value, is presented such that they are modulated to have a reduced transition bit number in order to minimize an electromagnetic interference (EMI) in data transfer from the time control.

De DAC 18 zet de beeldpuntgegevens VD uit het latchgedeelte 16 tegelijkertijd om in positieve en negatieve beeldpuntsignalen en voert 5 de signalen uit. Voor dit doel omvat de DAC 18 een positief (P) deco-deergedeelte 20 en een negatief (N) decodeergedeelte 22, die elk gemeenschappelijk zijn verbonden met het latchgedeelte 16, alsmede een multiplexer (MUX) 24 voor het kiezen van uitvoersignalen van de P en N decodeergedeelten 20 en 22.The DAC 18 converts the pixel data VD from the latch portion 16 into positive and negative pixel signals simultaneously and outputs the signals. For this purpose, the DAC 18 includes a positive (P) decoder portion 20 and a negative (N) decoder portion 22, each of which is jointly connected to the latch portion 16, as well as a multiplexer (MUX) 24 for selecting output signals from the P and N decoding portions 20 and 22.

10 Meerdere η P decoders, die zijn omvat in het P decodeergedeelte 20, zetten n beeldpuntgegevens die gelijktijdig worden ingevoerd uit het latchgedeelte 16 om in positieve beeldpuntsignalen met behulp van positieve gammaspanningen uit het gammaspanningsgedeelte 12. Meerdere η N decoders, die zijn omvat in het N decodeergedeelte 22, zetten n 15 beeldpuntgegevens die gelijktijdig zijn ingevoerd uit het latchgedeelte 16 om in negatieve beeldpuntsignalen met behulp van negatieve gammaspanningen uit het gammaspanningsgedeelte 12. De multiplexer 24 reageert op een polariteitbesturingssignaal POL uit de signaalbesturing 10 om selectief de positieve beeldpuntsignalen uit het P decodeerge-20 deelte 20 of de negatieve beeldpuntsignalen uit het N decodeergedeelte 22 uit te voeren.Multiple η P decoders included in the P decoding portion 20 convert n pixel data that is input from the latch portion 16 simultaneously into positive pixel signals using positive gamma voltages from the gamma voltage portion 12. Multiple η N decoders included in the P N decoding section 22, n 15 converts pixel data entered simultaneously from the latch section 16 into negative pixel signals using negative gamma voltages from the gamma voltage portion 12. The multiplexer 24 responds to a polarity control signal POL from the signal control 10 to selectively convert the positive pixel signals from the P decoding portion 20 or the negative pixel signals from the N decoding portion 22.

Meerdere n uitvoerbuffers die zijn omvat in het uitvoerbufferge-deelte 26 bestaan uit spanningsvolgers die in serie zijn verbonden met de n gegevenslijnen DL1 tot DLn. Deze uitvoerbuffers bufferende beeld-25 puntsignalen uit de DAC 18 en leggen de signalen aan aan de gegevenslijnen DL1 tot DLn.Multiple n output buffers included in the output buffer portion 26 consist of voltage followers connected in series with the n data lines DL1 to DLn. These output buffers buffer picture 25 point signals from the DAC 18 and apply the signals to the data lines DL1 to DLn.

Zoals boven beschreven dient elk van de gebruikelijke gegevens-besturings IC's 4 n latches en 2n decoders te hebben teneinde n gegevenslijnen DL1 tot DLn te besturen. Dit heeft tot gevolg dat het ge-30 bruikelijke gegevensbesturings IC 4 een nadeel heeft doordat het een ingewikkelde opbouw heeft alsmede betrekkelijk hoge vervaardigingskos-ten.As described above, each of the conventional data control ICs must have 4 n latches and 2n decoders in order to control n data lines DL1 to DLn. This has the consequence that the usual data control IC 4 has a disadvantage in that it has a complex structure and relatively high production costs.

Voorts is elk van de gebruikelijke gegevensbesturings IC's gehecht op de TCP 6 in een enkele chip die is verbonden met het vloei-35 baar-kristalbeeldschermpaneel 2 en de gegevens-PCB 8, zoals getoond in fig. 1. Dienovereenkomstig heeft de TCP een hoge kans op bijvoorbeeld breuk of kortsluiting. Derhalve is een groot verlies in kosten het gevolg omdat de gegevensbesturings IC's 4 die zijn aangebracht in de TCPFurthermore, each of the conventional data control ICs is attached to the TCP 6 in a single chip connected to the liquid crystal display panel 2 and the data PCB 8, as shown in Fig. 1. Accordingly, the TCP has a high probability for example breakage or short circuit. Therefore, a large loss in costs is due to the data control ICs 4 mounted in the TCP

- 5 - 6 ook niet kunnen worden gebruikt wanneer de TCP 6 breekt of kortsluiting maakt.- 5 - 6 also cannot be used when the TCP 6 breaks or makes a short circuit.

SAMENVATTING VAN DE UITVINDINGSUMMARY OF THE INVENTION

5 Dienovereenkomstig is de onderhavige uitvinding gericht op een gegevensbesturingstoestel en een werkwijze voor een vloeibaar-kris-talbeeldscherm dat één of meer problemen ten gevolge van beperkingen en nadelen van de verwante stand van de techniek in hoofdzaak wegneemt.Accordingly, the present invention is directed to a data control device and a method for a liquid crystal display that substantially alleviates one or more problems due to limitations and disadvantages of the related prior art.

10 Een ander doel van de onderhavige uitvinding is het verschaf fen van een gegevensbesturingstoestel en werkwijze voor een vloei-baar-kristalbeeldscherm waarbij een digitaal-analoog omzetter en een uitvoerbuffer afzonderlijk zijn geïntegreerd teneinde verlies dat wordt veroorzaakt door een slechte dragerstrookverpakking dras-15 tisch te verminderen.Another object of the present invention is to provide a data control device and method for a liquid crystal display in which a digital-to-analog converter and an output buffer are integrated separately to drastically reduce loss caused by a poor carrier strip package. Reduce.

Een ander doel van de onderhavige uitvinding is het verschaffen van een gegevensbesturingstoestel en werkwijze voor een vloei-baar-kristalbeeldscherm waarbij een digitaal-analoog omzetter wordt bestuurd op een tijddeelbasis voor het verminderen van het aantal 20 geïntegreerde schakelingen voor het verschaffen van een digitaal-analoog omzetfunctie.Another object of the present invention is to provide a data control device and method for a liquid crystal display in which a digital-to-analog converter is controlled on a time-division basis to reduce the number of integrated circuits for providing a digital-to-analog sales function.

Een verder doel van de uitvinding is het verschaffen van een gegevensbesturingstoestel en werkwijze voor een vloeibaar-kristalbeeld-scherm waarbij het aantal invoerpennen van een uitvoerbuffer IC is 25 verlaagd teneinde een penafstand van een uitvoercontactvlak op een ge-drukte-bedradingskaart voldoende te verzekeren.A further object of the invention is to provide a data control device and method for a liquid crystal display wherein the number of input pins of an output buffer IC is reduced in order to sufficiently ensure a pin spacing of an output contact face on a printed wiring card.

Aanvullende kenmerken en voordelen van de uitvinding zullen worden beschreven in de beschrijving die volgt en gedeeltelijk zullen deze blijken uit de beschrijving, of kunnen worden geleerd door 30 het toepassen van de uitvinding. De doelen en andere voordelen van de uitvinding zullen worden verwezenlijkt en bereikt door middel van de structuur die in het bijzonder is aangeduid in de geschreven beschrijving en conclusies daarvan alsmede de bijgaande tekening.Additional features and advantages of the invention will be described in the description that follows and, in part, they will appear from the description, or may be learned by practice of the invention. The objects and other advantages of the invention will be realized and achieved by means of the structure which is specifically indicated in the written description and claims thereof and the accompanying drawing.

Om deze en andere voordelen te bereiken en in overeenstemming 35 met het doel van de onderhavige uitvinding zoals belichaamd en in brede trekken beschreven, omvat een gegevensbesturingstoestel voor een vloeibaar-kristalbeeldscherm een digitaal-analoog omzettergedeelte voor het omzetten van ingevoerde beeldpuntgegevens in meerdere beeldpuntsignalen en tijddelen van de omgezette beeldpuntsignalen 1 ü Z 23 3 6 H voor het uitvoeren van de tijdgedeelde beeldpuntsignalen, waarbij het aantal omgezette beeldpuntsignalen groter is dan dat van de tijdgedeelde beeldpuntsignalen, ten minste twee uitvoerbuffergedeel- ten voor het sequentieel ontvangen van de beeldpuntsignalen uit het 5 digitaal-analoog omzettergedeelte, het vasthouden van de tijdgedeelde beeldpuntsignalen, en vervolgens het bufferen en uitvoeren van de H tijdgedeelde beeldpuntsignalen naar meerdere gegevenslijnen, waarbij ten minste twee van de meerdere uitvoerbuffergedeelten gemeenschappe- lijk zijn verbonden met het digitaal-analoog omzettergedeelte, en een 10 tijdsbesturing voor het besturen van het digitaal-analoog omzetterge- deelte en de uitvoerbuffergedeelten en tijddelen in ten minste twee gebieden van de beeldpuntgegevens die zijn verschaft aan het digitaal- analoog omzettergedeelte teneinde sequentieel de tijdgedeelde beeld- puntgegevens aan de gegevenslijnen te verschaffen.To achieve these and other advantages and in accordance with the purpose of the present invention as embodied and described in broad outline, a liquid crystal display data control device comprises a digital-to-analog converter portion for converting input pixel data into multiple pixel signals and time portions of the converted pixel signals 1 ü Z 23 3 6 H for outputting the time-shared pixel signals, the number of converted pixel signals being greater than that of the time-shared pixel signals, at least two output buffer portions for sequentially receiving the pixel signals from the digital analog converter section, holding the time-shared pixel signals, and then buffering and outputting the H time-shared pixel signals to a plurality of data lines, at least two of the plurality of output buffer sections being jointly connected to the digital-analog an analog converter portion, and a time control for controlling the digital-to-analog converter portion and the output buffer portions and time portions in at least two regions of the pixel data provided to the digital-to-analog converter portion in order to sequentially transfer the time-divided pixel data to the data lines to provide.

15 In een ander aspect van de onderhavige uitvinding omvat de werk- wijze het tijddelen in ten minste twee gebieden van beeldpuntgegevens die dienen te worden aangeboden aan het digitaal-analoog omzetterge- deelte voor het verschaffen van tijdgedeelde beeldpuntgegevens, het mogelijk maken dat het digitaal-analoog omzettergedeelte elk van de 20 beeldpuntgegevens omzet in analoge beeldpuntsignalen en de omgezette I beeldpunt(gegevens; bew.) tijddeelt, en het mogelijk maken dat de ten minste twee uitvoerbuffergedeelten sequentieel elk van de beeldpunt- signalen ontvangen en vasthouden en de beeldpuntsignalen bufferen, waarbij de beeldpuntsignalen worden aangelegd aan de meerdere gege- 25 venslijnen.In another aspect of the present invention, the method includes time sharing in at least two areas of pixel data to be presented to the digital-to-analog converter portion to provide time-shared pixel data, allowing the digital analog converter portion converts each of the pixel data into analog pixel signals and divides the converted I pixel (data; edit), and allows the at least two output buffer portions to sequentially receive and hold each of the pixel signals and buffer the pixel signals, wherein the pixel signals are applied to the plurality of data lines.

Het zij begrepen dat zowel de voorgaande algemene beschrijving als de volgende gedetailleerde beschrijving ten voorbeeld en uitleg strekken en zijn bestemd voor het verschaffen van verdere uitleg van H de uitvinding als waarvoor uitsluitende rechten worden gevraagd.It is to be understood that both the foregoing general description and the following detailed description are exemplary and explanatory and are intended to provide further explanation of the invention for which exclusive rights are sought.

KORTE BESCHRIJVING VAN DE TEKENINGBRIEF DESCRIPTION OF THE DRAWING

De bijgaande tekening, die is bijgevoegd voor het verschaffen van een nader begrip van de uitvinding en is opgenomen in en deel I uitmaakt van deze aanvrage, geeft uitvoeringsvormen van de uitvin- I 35 ding weer en dient samen met de beschrijving om het beginsel van de I uitvinding uit te leggen.The accompanying drawing, which is attached to provide a further understanding of the invention and is incorporated in and forms part of this application, illustrates embodiments of the invention and, together with the description, serves to illustrate the principle of the invention. I explain the invention.

I In de tekening: I is fig. 1 een schematisch aanzicht dat een gegevensbesturings- I blok in een gebruikelijk vloeibaar-kristalbeeldscherm toont; I m??336 - 7 - is fig. 2 een gedetailleerd blokdiagram dat een opbouw toont van de geïntegreerde gegevensbesturingsschakeling in fig. 1; is fig. 3 een blokdiagram dat een opbouw toont van een gegevens-besturing in een vloeibaar-kristalbeeldscherm volgens een uitvoerings-5 vorm van de onderhavige uitvinding; zijn fig. 4A en 4B vergelijkende golfvormdiagrammen van de be-sturingssignalen van het latchgedeelte dat is getoond in fig. 2 en het latchgedeelte dat is getoond in fig. 3; is fig. 5 een schakeldiagram dat een opbouw toont van elke uit-10 voerbuffer die is omvat in het uitvoerbuffergedeelte dat is getoond in fig. 3; is fig. 6 een schematisch aanzicht van het gegevensbesturings-blok van het vloeibaar-kristalbeeldscherm, dat een gegevensbesturing omvat die is getoond in fig. 3; 15 is fig. 7 een blokdiagram dat een opbouw toont van een gegevens besturing in een vloeibaar-kristalbeeldscherm volgens een andere uitvoeringsvorm van de onderhavige uitvinding; en is fig. 8 een golfvormdiagram van een besturingssignaal voor de eerste demultiplexer die is getoond in fig. 7.In the drawing: Fig. 1 is a schematic view showing a data control block in a conventional liquid crystal display; Fig. 336 is a detailed block diagram showing a structure of the integrated data control circuit in Fig. 1; Fig. 3 is a block diagram showing a structure of a data controller in a liquid crystal display according to an embodiment of the present invention; 4A and 4B are comparative waveform diagrams of the control signals of the latch portion shown in FIG. 2 and the latch portion shown in FIG. 3; Fig. 5 is a circuit diagram showing a structure of each output buffer included in the output buffer portion shown in Fig. 3; Fig. 6 is a schematic view of the data control block of the liquid crystal display, which includes a data control shown in Fig. 3; Fig. 7 is a block diagram showing a structure of a data controller in a liquid crystal display according to another embodiment of the present invention; and Fig. 8 is a waveform diagram of a control signal for the first demultiplexer shown in Fig. 7.

2020

GEDETAILLEERDE BESCHRIJVING VAN DE WEERGEGEVEN UITVOERINGSVORMENDETAILED DESCRIPTION OF THE EMBODIMENTS INDICATED

Er zal nu in detail worden verwezen naar de weergegeven uitvoeringsvormen van de onderhavige uitvinding, waarvan voorbeelden zijn weergegeven in de bijgaande tekening. Waar mogelijk zullen ge-25 lijke verwijzingscijfers worden gebruikt door heel de tekening om te verwijzen naar dezelfde of soortgelijke onderdelen.Reference will now be made in detail to the illustrated embodiments of the present invention, examples of which are shown in the accompanying drawings. Wherever possible, similar reference numerals will be used throughout the drawing to refer to the same or similar parts.

Fig. 3 is een blokdiagram dat een opbouw toont van een gegevens-besturingstoestel voor een vloeibaar-kristalbeeldscherm volgens een uitvoeringsvorm van de onderhavige uitvinding.FIG. 3 is a block diagram showing a structure of a liquid crystal display data control device according to an embodiment of the present invention.

30 Verwijzend naar fig. 3 is het gegevensbesturingstoestel groten deels opgedeeld in DAC middelen met een digitaal-analoog omzetfunctie en buffermiddelen met een uitvoerbufferfunctie, welke zijn geïntegreerd in een afzonderlijke chip. Met andere woorden heeft het gegevensbesturingstoestel een DAC IC 30 en ten minste twee uitvoerbuffer 35 IC's 50 die afzonderlijk zijn geconfigureerd. In het bijzonder is de DAC IC 30 in ten minste twee gebieden verdeeld op een tijdbasis, zodanig dat de ten minste twee uitvoerbuffer IC's 50 gemeenschappelijk zijn verbonden met een enkel DAC IC 30 voor de besturing, teneinde daardoor een DAC functie te verschaffen.Referring to Fig. 3, the data control device is largely divided into DAC means with a digital-to-analog conversion function and buffer means with an output buffer function, which are integrated into a separate chip. In other words, the data control device has a DAC IC 30 and at least two output buffer 35 ICs 50 that are individually configured. In particular, the DAC IC 30 is divided into at least two regions on a time basis such that the at least two output buffer ICs 50 are jointly connected to a single DAC IC 30 for control, thereby providing a DAC function.

1022336 - 8 -1022336 - 8 -

Hierna zal als een voorbeeld een geval worden beschreven waarin twee uitvoerbuffer IC's 50 gemeenschappelijk zijn verbonden met een I enkel DAC IC 30.In the following, a case will be described in which two output buffer ICs 50 are jointly connected to a single DAC IC 30.

Meerdere 2n beeldpuntgegevens die dienen te worden verschaft aan 5 2n gegevenslijnen DL11 tot DLln en DL21 tot DL2n zijn n bij n gedeeld op een tijdbasis teneinde te worden ingevoerd naar het DAC IC 30. het DAC IC 30 zet n invoerbeeldpuntgegevens om in analoge beeldpuntgege- I vens. Voorts verdeelt het DAC IC 30 wederom de in analoge signalen omgezette n beeldpuntsignalen k bij k (waarbij k<n) teneinde deze 10 selectief aan te bieden aan de eerste en tweede uitvoerbuffer IC's I 50. Aangezien het DAC IC 30 de 2n beeldpuntgegevens n bij n dient te I verdelen teneinde een digitaal-analoog omzetfunctie te verschaffen H hebben vereiste besturingssignalen frequenties die tweemaal zo groot I zijn als die van gebruikelijke besturingssignalen.Multiple 2n pixel data to be provided to 5 2n data lines DL11 to DLln and DL21 to DL2n are divided n by n on a time basis to be input to the DAC IC 30. The DAC IC 30 converts n input pixel data into analog pixel data. data. Furthermore, the DAC IC 30 again distributes the n pixel signals converted into analog signals k by k (where k <n) in order to selectively present them to the first and second output buffer ICs I 50. Since the DAC IC 30 n the 2 n pixel data n n must divide to provide a digital-to-analog conversion function H have required control signal frequencies that are twice as large as those of conventional control signals.

H 15 Voor dit doel omvat het DAC IC 30 een schuifregistergedeelte 30 voor het aanleggen van een sequentieel bemonsteringssignaal. Een latchgedeelte 38 latcht sequentieel beeldpuntgegevens VD in reactie op H het bemonsteringssignaal en voert de beeldpuntgegevens VD op hetzelfde H moment uit. Een digitaal-analoog omzetter (DAC) 40 zet de beeldpuntge- 20 gevens VD uit het latchgedeelte 38 om in een beeldpuntsignaal. Een I eerste demultiplexer 48 legt sequentieel het beeldpuntsignaal uit de I DAC 40 aan aan twee uitvoerbuffer IC's 50. Voorts omvat het DAC IC 30 een signaalbesturing 32 voor het interfacen van uiteenlopende bestu- ringssignalen uit een tijdsbesturing (niet getoond) en de beeldpuntge- 25 gevens VD. Een gammaspanningsgedeelte 34 verschaft positieve en nega- I tieve gammaspanningen die nodig zijn in de DAC 40.For this purpose, the DAC IC 30 includes a shift register portion 30 for applying a sequential sampling signal. A latch portion 38 sequentially outputs pixel data VD in response to H the sampling signal and outputs the pixel data VD at the same H moment. A digital-to-analog converter (DAC) 40 converts the pixel data VD from the latch portion 38 into a pixel signal. A first demultiplexer 48 sequentially applies the pixel signal from the I DAC 40 to two output buffer ICs 50. Furthermore, the DAC IC 30 comprises a signal control 32 for interfacing various control signals from a time control (not shown) and the pixel data. VD. A gamma voltage portion 34 provides positive and negative gamma voltages that are required in the DAC 40.

I De signaalbesturing 32 bestuurt uiteenlopende besturingssigna- len, zoals bijvoorbeeld SSP, SSC, SOE, REV en POL, uit een tijdsbestu- ring en de beeldpuntgegevens VD teneinde deze uit te voeren naar de 30 bijbehorende elementen. In dit geval laat de tijdsbesturing het toe dat de uiteenlopende besturingssignalen en POL, enz. en de beeldpunt- gegevens VD een frequentie hebben die tweemaal zo groot is als die van I samenstellen uit de stand van de techniek. In het bijzonder voert de I tijdsbesturing een tijddeling in twee gebieden uit van 2n beeldpuntge- 35 gevens VD die horen bij de 2n gegevenslijnen DL11 tot DLln en DL21 tot I DL2n teneinde deze sequentieel n bij n aan te bieden.The signal control 32 controls various control signals, such as for example SSP, SSC, SOE, REV and POL, from a time control and the pixel data VD in order to output them to the associated elements. In this case, the time control allows the various control signals and POL, etc. and the pixel data VD to have a frequency twice as large as that of prior art assemblies. In particular, the I time control performs time division into two regions of 2n pixel data VD associated with the 2n data lines DL11 to DLln and DL21 to I DL2n to provide this sequentially n by n.

I Het gammaspanningsgedeelte 34 verdeelt meerdere gammareferentie- I spanningen uit een gammareferentiespanningsgenerator (niet weergege- I 1022336 - 9 - ven) onder voor elke grijswaarde en voert de onververdeelde gammarefe-rentiespanningen uit.The gamma voltage portion 34 divides multiple gamma reference voltages from a gamma reference voltage generator (not shown) for each gray value and outputs the undivided gamma reference voltages.

Schuifregisters die zijn omvat in het schuifregistergedeelte 36 schuiven sequentieel een bronstartpuls SSP uit de signaalbesturing 32 5 in reactie op een bronbemonsteringskloksignaal SSC om de bronstartpuls SSP als een bemonsteringssignaal uit te voeren. In dit geval reageert het schuifregistergedeelte 36 op de bronstartpuls SSP en het bronbemonsteringskloksignaal SSC, elk met een verdubbelde frequentie, teneinde een bemonsteringssignaal uit te voeren op tweemaal de snelheid 10 in vergelijking met samenstellen volgens de stand van de techniek.Shift registers included in the shift register portion 36 sequentially shift a source start pulse SSP out of signal controller 32 in response to a source sampling clock signal SSC to output the source start pulse SSP as a sampling signal. In this case, the shift register portion 36 responds to the source start pulse SSP and the source sampling clock signal SSC, each with a doubled frequency, to output a sampling signal at twice the speed 10 as compared to prior art assemblies.

Meerdere n latches die zijn omvat in het latchgedeelte 38 bemonsteren sequentieel de beeldpuntgegevens VD uit de signaalbesturing 32 in reactie op het bemonsteringssignaal uit het schuifregistergedeelte 36 teneinde het te latchen. In dit geval bemonsteren de latches de 15 beeldpuntgegevens VD op de stijgende of dalende kant van het bronbemonsteringskloksignaal SSC uit de signaalbesturing 32. Daaropvolgend reageren de n latches op een bronuitvoerinschakelsignaal SOE uit de signaalbesturing 32 teneinde de gelatchte beeldpuntgegevens VD tezelfdertijd uit te voeren. In dit geval herstellen de latches de gemodu-20 leerde beeldpuntgegevens VD op een zodanige wijze dat zij een verlaagd overgangsbitgetal hebben in reactie op een gegevensomkeerkeuzesignaal REV en voeren vervolgens de beeldpuntgegevens VD uit. Dit is omdat de beeldpuntgegevens VD, met een overgangsbitgetal dat voorbij een referentiewaarde gaat, zodanig worden verschaft dat deze worden gemodu-25 leerd teneinde een verlaagd overgangsbitgetal te hebben teneinde een elektromagnetische interferentie (EMI) bij gegevensoverdracht uit de tijdsbesturing te minimaliseren.Multiple n latches included in the latch portion 38 sequentially sample the pixel data VD from the signal controller 32 in response to the sampling signal from the shift register portion 36 to latch it. In this case, the latches sample the pixel data VD on the rising or falling side of the source sampling clock signal SSC from the signal control 32. Subsequently, the n latches respond to a source output enable signal SOE from the signal control 32 to output the latched pixel data VD at the same time. In this case, the latches restore the modulated pixel data VD in such a way that they have a reduced transition bit number in response to a data reversal selection signal REV and then output the pixel data VD. This is because the pixel data VD, with a transition bit number that goes beyond a reference value, is provided such that they are modulated to have a lowered transition bit number in order to minimize an electromagnetic interference (EMI) during data transmission from the time control.

Hierin hebben het bronbemonsteringskloksignaal SSC en het bronuitvoerinschakelsignaal SOE, aangeboden aan het schuifregistergedeelte 30 36 en het latchgedeelte 38, tweemaal de frequentie van het "SSC" en "SOE" aangeboden aan het gebruikelijke schuifregistergedeelte 14 en latchgedeelte 16 getoond in fig. 2, zoals aangeduid door "NSSC" en "NSOE" in fig. 4A respectievelijk 4B.Herein, the source sampling clock signal SSC and the source output enable signal SOE presented to the shift register portion 36 and the latch portion 38 have twice the frequency of the "SSC" and "SOE" presented to the conventional shift register portion 14 and latch portion 16 shown in FIG. 2, as indicated. by "NSSC" and "NSOE" in Figs. 4A and 4B, respectively.

De DAC 40 zet n beeldpuntgegevens uit het latchgedeelte 38 tege-35 lijkertijd om in positieve en negatieve beeldpuntgegevens, en verdeelt de beeldpuntgegevens k bij k in reactie op een polariteitbesturings-signaal POL en een eerste keuzebesturingssignaal SEL1 en voert de signalen uit. Voor dit doel omvat de DAC 40 een positief (P) decodeerge-deelte 42 en een negatief (N) decodeergedeelte 44, die elk gemeen- I f’ :2336 I - 10 - H schappelijk zijn verbonden met het latchgedeelte 38, alsmede een mul-The DAC 40 converts n pixel data from the latch portion 38 into positive and negative pixel data at the same time, and divides the pixel data k by k in response to a polarity control signal POL and a first selection control signal SEL1 and outputs the signals. For this purpose, the DAC 40 includes a positive (P) decoding portion 42 and a negative (N) decoding portion 44, each of which are commonly connected to the latch portion 38, as well as a mullet. -

H tiplexer (MUX) 46 voor het kiezen van uitvoersignalen van de P en NH tiplexer (MUX) 46 for selecting output signals from the P and N

decodeergedeelten 42 en 44.decoding portions 42 and 44.

Meerdere η P decoders, die zijn omvat in het P decodeergedeelte 5 42, zetten n beeldpuntgegevens die gelijktijdig zijn ingevoerd uit het latchgedeelte 38 om in positieve beeldpuntsignalen met behulp van po- sitieve gammaspanningen uit het gammaspanningsgedeelte 34. Meerdere n N decoders, die zijn omvat in het N decodeergedeelte 44, zetten n beeldpuntgegevens die gelijktijdig zijn ingevoerd uit het latchgedeel- I 10 te 38 om in negatieve beeldpuntsignalen met behulp van negatieve gam- I maspanningen uit het gammaspanningsgedeelte 34. De multiplexer 46 rea- I geert op het polariteitbesturingssignaal POL uit de signaalbesturing 32 teneinde de positieve beeldpuntsignalen uit het P decodeergedeelte I 42 of de negatieve beeldpuntsignalen uit het N decodeergedeelte 44 se- I 15 lectief uit te voeren, en reageert op het eerste keuzebesturingssig- I naai SEL1 teneinde de n beeldpuntsignalen k bij k te verdelen en de signalen uit te voeren. In dit geval is het bitgetal van het eerste keuzebesturingssignaal SEL1 gedefinieerd in afhankelijkheid van de verdeelde frequentie j van de n beeldpuntsignalen. Bijvoorbeeld, in- 20 dien de n beeldpuntsignalen worden uitgevoerd terwijl zijn 8 bij 8 I (j = 8) worden verdeeld, dan kan het eerste keuzebesturingssignaalMultiple η P decoders included in the P decoding portion 42 convert n pixel data that has been input simultaneously from the latch portion 38 into positive pixel signals using positive gamma voltages from the gamma voltage portion 34. Multiple n N decoders included in the N decoding portion 44, n pixel data simultaneously input from the latch portion 38 converts to negative pixel signals using negative gamma voltages from the gamma voltage portion 34. The multiplexer 46 responds to the polarity control signal POL off the signal controller 32 to selectively output the positive pixel signals from the P decoding section 42 or the negative pixel signals from the N decoding section 44, and responds to the first selection control signal S1 SEL1 to divide the n pixel signals k by k and output the signals. In this case, the bit number of the first selection control signal SEL1 is defined in dependence on the divided frequency j of the n pixel signals. For example, if the n pixel signals are output while its 8 are divided by 8 I (j = 8), then the first selection control signal can

I SEL1 worden samengesteld door 3 bits. Zoals boven genoemd zet de DACI SEL1 are composed by 3 bits. As mentioned above, the DAC sets

I 40, teneinde de 2n beeldpuntgegevens te verwerken, elke n beeldpuntge- I gevens om in beeldpuntsignalen met een snelheid die tweemaal zo groot 25 is als die van de gebruikelijke DAC 18, en verdeelt de n beeldpuntsig- I nalen k bij k (waarbij k < n) en voert de signalen uit.I40, in order to process the 2n pixel data, converts each n pixel data into pixel signals at a speed twice as high as that of the conventional DAC 18, and divides the n pixel signals k by k (where k <n) and outputs the signals.

I De eerste demultiplexer 48 voert elk van de k beeldpuntsignalen I uit de multiplexer 46 uit naar het eerste uitvoerbuffer IC 50 of het tweede uitvoerbuffer IC 50 in reactie op een tweede keuzebesturings- I 30 signaal SEL2 dat is ingevoerd uit de signaalbesturing 32. In dit ge- val, omdat het tweede keuzebesturingssignaal SEL2 eveneens is gedefi- nieerd in afhankelijkheid van de verdeelde frequentie j van de n I beeldpuntsignalen, heeft het hetzelfde bitgetal als het eerste keuze- I besturingssignaal SEL1.The first demultiplexer 48 outputs each of the k pixel signals I from the multiplexer 46 to the first output buffer IC 50 or the second output buffer IC 50 in response to a second selection control signal 30 that is input from the signal control 32. In this because the second selection control signal SEL2 is also defined in dependence on the divided frequency j of the n I pixel signals, it has the same bit number as the first selection control signal SEL1.

I 35 Elk van de eerste en tweede uitvoerbuffer IC's 50 bemonstert enEach of the first and second output buffer ICs 50 samples and

I houdt vast de beeldpuntsignalen die k bij k zijn ingevoerd uit het DACI holds the pixel signals that have been input k by k from the DAC

I IC 30 teneinde deze gelijktijdig uit te voeren naar de n gegevenslij- I nen DL11 tot DLlk, DLjl tot DLjk. Voor dit doel bestaat elk van I 1022336 - 11 - de eerste en tweede uitvoerbuffer IC's 50 uit een tweede demultiplexer 52 en eerste tot j-de uitvoerbuffergedeelten 54.IC 30 to simultaneously output it to the n data lines DL11 to DL1k, DLj1 to DLjk. For this purpose, each of the first and second output buffer ICs 50 consists of a second demultiplexer 52 and first to jth output buffer portions 54.

De tweede demultiplexer 52 legt in reactie op een derde keuzebe-sturingssignaal SEL3 uit een tijdsbesturing (niet weergegeven) sequen-5 tieel de beeldpuntsignalen die k bij k zijn ingevoerd uit de eerste demultiplexer 48 aan aan de eerste tot j-de uitvoerbuffergedeelten 54. In dit geval heeft het derde keuzebesturingssignaal SEL3 ook het bit-getal dat hoort bij de verdeelde frequentie j van de n beeldpuntsignalen, met als de eerste en tweede keuzebesturingssignalen SEL1 en SEL2. 10 De eerste tot j-de uitvoerbuffergedeelten 54 ontvangen achter eenvolgens elk van de k beeldpuntsignalen uit de tweede demultiplexer 52 en houden het signaal vast. Vervolgens leggen de eerste tot j-de uitvoerbuffergedeelten 54 gelijktijdig elk van de vastgehouden k beeldpuntsignalen aan op de bijbehorende gegevenslijnen DL11 tot DLlk, 15 . .., DLjl tot DLjn in reactie op een schakelbesturingssignaal SWS uit de tijdsbesturing. Elk van de eerste tot j-de uitvoerbuffergedeelten 54 bestaat uit k uitvoerbuffers, die in een één op één verhouding zijn verbonden met de bijbehorende gegevenslijnen DL11 tot DLlk, ..., DLjl tot DLjn. Zoals getoond in fig. 5 omvat elk van de k uitvoerbuffers 20 een condensator C voor het laden en vasthouden van een invoerbeeld-puntsignaal INPUT, een schakelinrichting 56 om het mogelijk te maken dat het in de condensator C vastgehouden beeldpuntsignaal wordt uitgevoerd in reactie op een schakelbesturingssignaal SWS uit de tijdsbesturing, alsmede een spanningsvolger 58 die is verbonden met de scha-25 kelinrichting 56 voor het bufferen van het beeldpuntsignaal, waarbij dit wordt uitgevoerd als een uitvoerbeeldpuntsignaal OUTPUT.The second demultiplexer 52 in response to a third selection control signal SEL3 from a time control (not shown) sequentially applies the pixel signals input k by k from the first demultiplexer 48 to the first to jth output buffer portions 54. In In this case, the third selection control signal SEL3 also has the bit number corresponding to the divided frequency j of the n pixel signals, with the first and second selection control signals SEL1 and SEL2 as the first. The first to jth output buffer portions 54 receive successively each of the k pixel signals from the second demultiplexer 52 and hold the signal. Next, the first to jth output buffer portions 54 simultaneously apply each of the held k pixel signals to the associated data lines DL11 to DL1k, 15. .., DLj1 to DLjn in response to a switch control signal SWS from the time control. Each of the first to jth output buffer portions 54 consists of k output buffers that are connected in a one-to-one relationship to the associated data lines DL11 to DL1k, ..., DLj1 to DLjn. As shown in FIG. 5, each of the k output buffers 20 includes a capacitor C for charging and holding an input image point signal INPUT, a switching device 56 to enable the pixel signal held in capacitor C to be output in response to a switching control signal SWS from the time control, as well as a voltage follower 58 connected to the switching device 56 for buffering the pixel signal, this being output as an output pixel signal OUTPUT.

Zoals getoond in fig. 6 zijn de DAC IC's 30 aangebracht in een gegevens-PCB 68 terwijl de uitvoerbuffer IC's afzonderlijk zijn aangebracht in een TCP 66. De gegevens-PCB 68 stuurt uiteenlopende 30 besturingssignalen uit een tijdsbesturing (niet getoond) en gege-venssignalen naar de DAC IC's 30 en stuurt de beeldpuntsignalen uit de DAC IC's 30 naar de uitvoerbuffer IC's 50 via de TCP 66. De TCP 66 is elektrisch verbonden met gegevenscontactvlakken die zijn verschaft aan het bovengedeelte van een vloeibaar-kristalbeeldscherm-35 paneel 62 en uitvoercontactvlakken die zijn verschaft aan de PCBAs shown in Fig. 6, the DAC ICs 30 are arranged in a data PCB 68 while the output buffer ICs are arranged separately in a TCP 66. The data PCB 68 sends various control signals from a time control (not shown) and data signals to the DAC ICs 30 and sends the pixel signals from the DAC ICs 30 to the output buffer ICs 50 via the TCP 66. The TCP 66 is electrically connected to data contact pads provided on the upper portion of a liquid crystal display panel 62 and output contact pads that are provided to the PCB

68.68.

Zoals boven beschreven zijn de eenvoudig opgebouwde uitvoer-buffer IC's 50, met alleen een bufferfunctie, in de TCP 66 aangebracht, zodat alleen de uitvoerbuffer IC's 50 worden beschadigd 1022336 - 12 - wanneer de TCP 66 beschadigd wordt. Het gevolg is dat het grote verlies in kosten als gevolg van een onmogelijkheid om de dure gege-vensbesturings IC's te gebruiken als gevolg van de beschadigde TCP 66 in de stand van de techniek drastisch kan worden verminderd.As described above, the simply constructed output buffer ICs 50, with only a buffer function, are arranged in the TCP 66, so that only the output buffer ICs 50 are damaged when the TCP 66 is damaged. The result is that the large loss in costs due to an inability to use the expensive data control ICs due to the damaged TCP 66 in the prior art can be drastically reduced.

5 Voorts wordt het DAC IC 30 bestuurd op een tijdgedeelde basis voor het sequentieel aanbieden van de beeldpuntsignalen aan ten minste twee uitvoerbuffer IC's 50. Dienovereenkomstig is het aantal DAC IC's 30 verlaagd tot ten minste 1/2 in vergelijking tot samenstellen uit de stand van de techniek, zodat het mogelijk wordt om 10 de vervaardigingskosten te verlagen.Furthermore, the DAC IC 30 is controlled on a time-shared basis for sequentially applying the pixel signals to at least two output buffer ICs 50. Accordingly, the number of DAC ICs 30 is reduced to at least 1/2 as compared to state-of-the-art assemblies. technology, so that it becomes possible to reduce manufacturing costs.

Aangezien de DAC 40 van het DAC IC 30 n beeldpuntsignalen tijdverdeeld in j signalen die k bij ka dienen te worden aangeboden kan in het bijzonder het aantal invoerpennen van elk uitvoerbuffer IC 50 worden verminderd tot k < n, hetgeen het aantal uitvoerpennen 15 is dat is verbonden met de n gegevenslijnen DL11 tot DLlk, ..., DLjl tot DLjn. Derhalve is het aantal invoerpennen van de TCP 66 die bij de uitvoerbuffer IC 50 is aangebracht ook verminderd, zodat het eenvoudig wordt om een penafstand te verzekeren van een uitvoercon-tactvlak van de gegevens-PCB 68 die is verbonden met de invoerpen-20 nen van de TCP 66. Met andere woorden, aangezien het onderhavige gegevensbesturingstoestel de beeldpuntsignalen uit het DAC IC 30 via de gegevens-PCB 68 en de TCP 66 naar de uitvoerbuffer IC's 50 stuurt, vereist de gegevens-PCB 68 een in verhouding groter aantal signaaloverdrachtslijnen en uitvoercontactvlakken in vergelijking 25 met de gebruikelijke gegevens-PCB die digitale beeldpuntgegevens overstuurt. Een gevolg daarvan is dat, hoewel het moeilijk was om een penafstand van een uitvoervlak op de gegevens-PCB 68 in samenstellen van de stand van de techniek te verzekeren, het onderhavige gegevensbesturingstoestel de beeldpuntsignalen bestuurt op een 30 tijddeelbasis teneinde het uitvoercontactvlak te verkleinen, waardoor een eenvoudige waarborg van de penafstand van het uitvoercontactvlak is verschaft.In particular, since the DAC 40 of the DAC IC 30 divides n pixel signals into j signals that are to be supplied k by ka, the number of input pins of each output buffer IC 50 can be reduced to k <n, which is the number of output pins 15 which is connected to the n data lines DL11 to DLlk, ..., DLjl to DLjn. Therefore, the number of TCP 66 input pins provided at the output buffer IC 50 is also reduced, so that it becomes easy to ensure a pin spacing of an output contact surface of the data PCB 68 connected to the input pins of the TCP 66. In other words, since the present data control device sends the pixel signals from the DAC IC 30 via the data PCB 68 and the TCP 66 to the output buffer ICs 50, the data PCB 68 requires a relatively larger number of signal transmission lines and output contact pads in comparison with the conventional data PCB that transmits digital pixel data. A consequence thereof is that although it was difficult to ensure a pin spacing of an output surface on the data PCB 68 in prior art assemblies, the present data control device controls the pixel signals on a time portion basis to reduce the output contact surface, thereby a simple guarantee of the pin spacing of the output contact surface is provided.

Fig. 7 is een blokdiagram dat een opbouw toont van een gegevensbesturingstoestel voor een vloeibaar-kristalbeeldscherm volgens 35 een andere uitvoeringsvorm van de onderhavige uitvinding.FIG. 7 is a block diagram showing a structure of a liquid crystal display data control device according to another embodiment of the present invention.

Het gegevensbesturingstoestel getoond in fig. 7 heeft dezelfde elementen als dat dat is getoond in fig. 3, behalve dat het voorts tweede en derde multiplexers 9 omvat voor het verschaffen van een verdeelfunctie van de n beeldpuntsignalen van de multiplexer 46 in i ti 0 23 3 - 13 - fig. 3. Hierbij zijn ten minste twee uitvoerbuffer IC's 92 gemeenschappelijk verbonden met een enkel DAC IC 70.The data control device shown in Fig. 7 has the same elements as that shown in Fig. 3, except that it further comprises second and third multiplexers 9 for providing a distribution function of the n pixel signals of the multiplexer 46 in i ti 0 23 3 - 13 - Fig. 3. Here, at least two output buffer ICs 92 are connected in common to a single DAC IC 70.

Onder verwijzing naar fig. 7 worden 2n beeldpuntgegevens die aan 2n gegevenslijnen DL11 tot DLln en DL21 tot DL2n dienen te worden ver-I 5 schaft op een tijdbasis n bij n verdeeld om te worden ingevoerd naar I het DAC IC 70. Het DAC IC 70 zet n invoerbeeldpuntgegevens om in ana- I loge beeldpuntsignalen. Voorts deelt het DAC IC 70 wederom de n beeld- I puntsignalen die in analoge signalen zijn omgezet k bij k op (waarbij I k < n) teneinde deze selectief aan te bieden aan de eerste en tweede I 10 uitvoerbuffer IC's 92. Aangezien het DAC IC 70 de 2n beeldpuntgegevens I n bij n dient te verdelen teneinde een digitaal-analoog omzetfunctie I te verschaffen vereist een zodanig handelen dat besturingssignalen I frequenties hebben die tweemaal zo groot zijn als die van de gebruike- I lijke besturingssignalen.Referring to Fig. 7, 2 n pixel data to be supplied to 2 n data lines DL11 to DLln and DL21 to DL2n are distributed on a time basis n by n to be input to the DAC IC 70. The DAC IC 70 converts n input pixel data into analog pixel signals. Furthermore, the DAC IC 70 again divides the n image I point signals converted into analog signals k by k (where I k <n) in order to selectively present them to the first and second I10 output buffer ICs 92. Since the DAC IC 70 is to divide the 2n pixel data I n by n to provide a digital-to-analog converter function I requires such action that control signals I have frequencies twice as large as those of the usual control signals.

I 15 Voor dit doel omvat het DAC IC 70 een schuifregistergedeelte 76 I voor het aanleggen van een sequentieel bemonsteringssignaal. Een I latchgedeelte 78 latcht beeldpuntgegevens VD sequentieel in reactie op I het bemonsteringssignaal en voert de beeldpuntgegevens VD tegelijker- I tijd uit. Een digitaal-analoog omzetter (DAC) 80 zet de beeldpuntgege- I 20 vens VD uit het latchgedeelte 78 om in een beeldpuntsignalen. Een eer- I ste demultiplexer (DEMUX) 88 legt sequentieel het beeldpuntsignaal uit I de DAC 80 aan aan de tweede en derde multiplexers 90. De tweede en I derde multiplexers 90 verdelen de beeldpuntsignalen uit de eerste de- I multiplexer 88 op een tijdbasis teneinde de signalen aan te leggen aan I 25 de eerste en tweede uitvoerbuffer IC's 92. Voorts omvat het DAC IC 70 I een signaalbesturing 72 voor het interfacen van uiteenlopende bestu- I ringssignalen uit een tijdsbesturing (niet getoond) alsmede de beeld- I puntgegevens VD. Een gammaspanningsgedeelte 74 verschaft positieve en I negatieve gammaspanningen die nodig zijn in de DAC 40.For this purpose, the DAC IC 70 includes a shift register portion 76 for applying a sequential sampling signal. An I latch portion 78 sequentially outputs pixel data VD in response to the sampling signal and outputs the pixel data VD simultaneously. A digital-to-analog converter (DAC) 80 converts the pixel data VD from the latch portion 78 into a pixel signals. A first I demultiplexer (DEMUX) 88 sequentially applies the pixel signal from the DAC 80 to the second and third multiplexers 90. The second and I third multiplexers 90 distribute the pixel signals from the first de-I multiplexer 88 on a time basis in order to applying the signals to the first and second output buffer ICs 92. Furthermore, the DAC IC 70 includes a signal controller 72 for interfacing various control signals from a time controller (not shown) as well as the image data VD. A gamma voltage portion 74 provides positive and I negative gamma voltages required in the DAC 40.

I 30 De signaalbesturing 72 bestuurt uiteenlopende besturingssignalen zoals bijvoorbeeld SSP, SSC, SOE, REV en POL uit de tijdsbesturing alsmede de beeldpuntgegevens VD teneinde deze uit te voeren naar de I bijbehorende elementen. In dit geval laat de tijdsbesturing het toe dat de uiteenlopende besturingssignalen en de beeldpuntgegevens VD een I 35 frequentie hebben die tweemaal zo groot is als die van samenstellen uit de stand van de techniek. In het bijzonder voert de tijdsbesturing een tijddeling in twee gebieden uit van 2n beeldpuntgegevens VD die horen bij de 2n gegevenslijnen DL11 tot DLln en DL21 tot DL2n teneinde deze sequentieel n bij n aan te bieden.The signal control 72 controls various control signals such as, for example, SSP, SSC, SOE, REV and POL from the time control as well as the pixel data VD in order to output these to the associated elements. In this case, the time control allows the various control signals and the pixel data VD to have a frequency twice as large as that of prior art assemblies. In particular, the time control performs a time division into 2 regions of 2 n pixel data VD associated with the 2 n data lines DL11 to DLln and DL21 to DL2n to provide this sequentially n by n.

Η - 14 -Η - 14 -

Het gammaspanningsgedeelte 74 verdeelt meerdere gammareferentie-H spanningen uit een gaminareferentiespanningsgenerator (niet getoond) H verder voor elke grijswaarde en voert deze uit.The gamma voltage portion 74 further distributes and outputs a plurality of gamma reference H voltages from a gamma reference voltage generator (not shown) H for each gray value.

Schuifregisters die zijn omvat in het schuifregistergedeelte 76 5 schuiven sequentieel een bronstartpuls SSP uit de signaalbesturing 72 in reactie op een bronbemonsteringskloksignaal SSC om de bronstartpuls SSP als het bemonsteringssignaal uit te voeren. In dit geval reageert het schuifregistergedeelte 76 op de bronstartpuls SSP en het bronbe-monsteringskloksignaal SSC, elk met een verdubbelde frequentie, om een 10 bemonsteringssignaal uit te voeren met tweemaal de snelheid in vergeel lij king met samenstellen volgens de stand van de techniek.Shift registers included in the shift register portion 76 sequentially shift a source start pulse SSP out of signal control 72 in response to a source sampling clock signal SSC to output the source start pulse SSP as the sampling signal. In this case, the shift register portion 76 responds to the source start pulse SSP and the source sampling clock signal SSC, each with a doubled frequency, to output a sampling signal at twice the speed compared to prior art assemblies.

Meerdere n latches die zijn omvat in het latchgedeelte 78 bemon-steren sequentieel de beeldpuntgegevens VD uit de signaalbesturing 72 in reactie op het bemonsteringssignaal uit het schuifregister 76 ten-15 einde dit te latchen. Vervolgens reageren de n latches op een bronuit-voeringsschakelsignaal SOE uit de signaalbesturing 72 om de gelatchte H beeldpuntgegevens VD tegelijkertijd uit te voeren. In dit geval her- H stellen de latches de gemoduleerde beeldpuntgegevens VD op een zoda- H nige wijze dat deze een verlaagd overgangsbitgetal hebben in reactie H 20 op een gegevensomkeerkeuzesignaal REV en voeren vervolgens de beeld- puntgegevens VD uit. Dit is omdat de beeldpuntgegevens VD, met een overgangsbitgetal dat voorbij een referentiewaarde gaat, zodanig wordt aangeboden dat het gemoduleerd wordt teneinde een verlaagd overgangs- bitgetal te hebben teneinde een elektromagnetische interferentie (EMI) 25 bij gegevensoverdracht van de tijdsbesturing te minimaliseren.Multiple n latches included in the latch portion 78 sequentially sample the pixel data VD from the signal controller 72 in response to the sampling signal from the shift register 76 for latching. Subsequently, the n latches respond to a source output switching signal SOE from the signal controller 72 to output the matched H pixel data VD simultaneously. In this case, the latches restore the modulated pixel data VD in such a way that they have a lowered transition bit number in response H20 to a data reversal selection signal REV and then output the pixel data VD. This is because the pixel data VD, with a transition bit number that goes beyond a reference value, is presented such that it is modulated to have a lowered transition bit number in order to minimize an electromagnetic interference (EMI) in data transfer of the time control.

Hierbij hebben het bronbemonsteringskloksignaal SSC en het bron- uitvoerinschakelsignaal SOE, aangelegd op het schuifregistergedeelte 76 en het latchgedeelte 78, tweemaal de frequentie van het "SSC" en "SOE", aangelegd op het gebruikelijke schuifregistergedeelte 14 en 30 latchgedeelte 16 getoond in fig. 2, zoals aangeduid door "NSSC" en "NSOE" in fig. 4A respectievelijk 4B.Here, the source sampling clock signal SSC and the source output enable signal SOE applied to the shift register portion 76 and the latch portion 78 have twice the frequency of the "SSC" and "SOE" applied to the conventional shift register portion 14 and latch portion 16 shown in FIG. 2. , as indicated by "NSSC" and "NSOE" in Figs. 4A and 4B, respectively.

De DAC 80 zet n beeldpuntgegevens uit het latchgedeelte 78 ge- lijktijdig om in positieve en negatieve beeldpuntsignalen en voert de I signalen uit. Voor dit doel omvat de DAC 80 een positief (P) decodeer- 35 gedeelte 82 en een negatief (N) decodeergedeelte 84, die elk gemeen- H schappelijk zijn verbonden met het latchgedeelte 78, alsmede een eer-The DAC 80 simultaneously converts n pixel data from the latch portion 78 into positive and negative pixel signals and outputs the I signals. For this purpose, the DAC 80 includes a positive (P) decoder portion 82 and a negative (N) decoder portion 84, each of which are jointly connected to the latch portion 78, as well as a first

H ste multiplexer (MUX) 86 voor het kiezen van uitvoersignalen van de PThe multiplexer (MUX) 86 for selecting output signals from the P

I en N decodeergedeelten 82 en 84.I and N decoding sections 82 and 84.

- 15 -- 15 -

Meerdere η P decoders,die zijn omvat in het P decodeergedeelte 82, zetten n beeldpuntgegevens die gelijktijdig zijn ingevoerd uit het latchgedeelte 78 om in positieve beeldpuntsignalen met behulp van positieve gammaspanningen uit het gammaspanningsgedeelte 74. Meerdere n 5 N decoders, die zijn omvat in het N decodeergedeelte 84, zetten n beeldpuntgegevens die gelijktijdig zijn ingevoerd uit het latchgedeelte 78 om in negatieve beeldpuntsignalen met behulp van negatieve gam-maspanningen uit het gammaspanningsgedeelte 74. De eerste multiplexer 86 reageert op het polariteitbesturingssignaal POL uit de signaalbe-10 sturing 72 teneinde de positieve beeldpuntsignalen van het P decodeergedeelte 82 of de negatieve beeldpuntsignalen uit het N decodeergedeelte 84 te kiezen, waarbij deze n bij n worden uitgevoerd. Zoals boven vermeld zet de DAC 80 teneinde de 2n beeldpuntgegevens te verwerken, elke n beeldpuntgegevens met tweemaal de snelheid van die van de 15 gebruikelijke DAC 18 om in beeldpuntsignalen.Multiple η P decoders included in the P decoding section 82 convert n pixel data entered from the latch section 78 simultaneously into positive pixel signals using positive gamma voltages from the gamma voltage section 74. Multiple n 5 N decoders included in the P N decoding portion 84, converts n pixel data simultaneously input from the latch portion 78 into negative pixel signals using negative gamma voltages from the gamma voltage portion 74. The first multiplexer 86 responds to the polarity control signal POL from the signal control 72 to obtain the positive select pixel signals from the P decoder portion 82 or the negative pixel signals from the N decoder portion 84, these being output n by n. As mentioned above, in order to process the 2 n pixel data, the DAC 80 converts every n pixel data at twice the speed of that of the conventional DAC 18 into pixel signals.

De eerste demultiplexer 88 voert selectief n beeldpuntsignalen uit de eerste multiplexer 86 uit naar de tweede en derde multiplexers 90 in responsie op een eerste keuzebesturingssignaal SELl dat wordt ingevoerd uit de signaalbesturing 72 zoals getoond in fig. 8. Het eer-20 ste keuzebesturingssignaal SELl inverteert een logische waarde gedurende elke periode van een bronuitvoerinschakelsignaal SOE dat is aangelegd op het latchgedeelte 78, waardoor elk van de n beeldpuntsignalen selectief kan worden uitgevoerd naar de twee tweede multiplexers 90.The first demultiplexer 88 selectively outputs n pixel signals from the first multiplexer 86 to the second and third multiplexers 90 in response to a first select control signal SEL1 which is input from the signal control 72 as shown in Fig. 8. The first 20 select control signal SEL1 inverts a logic value during each period of a source output enable signal SOE applied to the latch portion 78, whereby each of the n pixel signals can be selectively output to the two second multiplexers 90.

25 Elk van de tweede en derde multiplexers 90 verdeelt de beeld puntsignalen die n bij n zijn aangelegd uit de eerste demultiplexer 88 k bij k in reactie op een tweede keuzebesturingssignaal SEL2 uit de signaalbesturing 72, teneinde de beeldpuntsignalen uit te voeren. In dit geval is het bitgetal van het tweede keuzebesturingssignaal SEL2 30 gedefinieerd op basis van de verdeelde frequentie j van de n beeldpuntsignalen. Bijvoorbeeld, indien de n beeldpuntgegevens worden uitgevoerd terwijl deze per 8 zijn verdeeld (j = 8), dan kan het tweede keuzebesturingssignaal SEL2 worden opgebouwd door 3 bits.Each of the second and third multiplexers 90 divides the image point signals applied n by n from the first demultiplexer 88 k by k in response to a second selection control signal SEL2 from the signal control 72 to output the pixel signals. In this case, the bit number of the second selection control signal SEL2 is defined on the basis of the divided frequency j of the n pixel signals. For example, if the n pixel data is output while it is divided by 8 (j = 8), then the second selection control signal SEL2 can be built up by 3 bits.

Elk van de eerste en tweede uitvoerbuffer IC's 92 bemonstert en 35 houdt vast de beeldpuntsignalen die k bij k worden ingevoerd uit de DAC IC’s 70 om de beeldpuntsignalen gelijktijdig uit te voeren naar de n gegevenslijnen DL11 tot DLlk, DLjl tot DLjk. Voor dit doel be staat elk van de eerste en tweede uitvoerbuffer IC's 92 uit een tweede demultiplexer 94 en eerste tot j-de uitvoerbuffergedeelten 96.Each of the first and second output buffer ICs 92 samples and holds the pixel signals that are input k by k from the DAC ICs 70 to simultaneously output the pixel signals to the n data lines DL11 to DLlk, DLj1 to DLjk. For this purpose, each of the first and second output buffer ICs 92 consists of a second demultiplexer 94 and first to jth output buffer portions 96.

1n? I - 16 - H De tweede demultiplexer 94 legt sequentieel de beeldpuntsignalen die k bij k zijn ingevoerd uit elk van de tweede en derde multiplexers aan aan de eerste tot j-de uitvoerbuffergedeelten 96 in reactie op een derde keuzebesturingssignaal SEL3 uit een tijdsbesturing (niet ge- 5 toond). In dit geval heeft het derde keuzebesturingssignaal SEL3 ook het bitgetal dat hoort bij de verdeelde frequentie j van de n beeld- H puntsignalen, net zoals de eerste en tweede keuzebesturingssignalen SELl en SEL2.1n? The second demultiplexer 94 sequentially applies the pixel signals input k by k from each of the second and third multiplexers to the first to jth output buffer portions 96 in response to a third selection control signal SEL3 from a time control (not - 5). In this case, the third selection control signal SEL3 also has the bit number associated with the divided frequency j of the n image H point signals, just like the first and second selection control signals SEL1 and SEL2.

De eerste tot j-de uitvoerbuffergedeelten 96 ontvangen sequen- 10 tieel elk van de k beeldpuntsignalen uit de tweede demultiplexer 94 en houden de beeldpuntsignalen vast. Vervolgens leggen de eerste tot j-de uitvoerbuffergedeelten 96 gelijktijdig elk van de vastgehouden k beeldpuntsignalen aan de bijbehorende gegevenslijnen DL11 tot DLlk, . .., DLji tot DLjn in reactie op een schakelbesturingssignaal SWS uit H 15 de tijdsbesturing. Elk van de eerste tot j-de uitvoerbuffergedeelten 96 bestaat uit k uitvoerbuffers, die in een één op één betrekking zijn verbonden met de bijbehorende gegevenslijnen DL11 tot DLlk, DLjl I tot DLjn. Zoals getoond in fig. 5 omvat elk van de k uitvoerbuffers H een condensator C voor laden en vasthouden van een invoerbeeldpuntsig- 20 naai INPUT. Een schakelijirichting 56 maakt het mogelijk dat het beeld- puntsignaal dat bij de condensator C wordt vastgehouden wordt uitge- voerd in reactie op een schakelbesturingssignaal SWS uit de tijdsbe- I sturing. Een spanningsvolger 58 is verbonden met de schakelinrichting H 56 teneinde het beeldpuntsignaal te bufferen, waarbij hij dit uitvoert 25 als een uitvoerbeeldpuntsignaal OUTPUT.The first to jth output buffer portions 96 sequentially receive each of the k pixel signals from the second demultiplexer 94 and hold the pixel signals. Next, the first to jth output buffer portions 96 simultaneously apply each of the held k pixel signals to the associated data lines DL11 to DL1k1. .., DLji to DLjn in response to a switch control signal SWS from the time control. Each of the first to jth output buffer portions 96 consists of k output buffers connected in a one-to-one relationship to the associated data lines DL11 to DLlk, DLj1 to DLjn. As shown in Fig. 5, each of the k output buffers H comprises a capacitor C for charging and holding an input pixel signal INPUT. A switching device 56 allows the pixel signal held at capacitor C to be output in response to a switching control signal SWS from the time control. A voltage follower 58 is connected to the switching device H 56 to buffer the pixel signal, outputting it as an output pixel signal OUTPUT.

I Zoals getoond in fig. 6 worden de DAC IC's 70 aangebracht in een gegevens-PCB 68 terwijl de uitvoerbuffer IC's 92 afzonderlijk worden aangebracht in een TCP 66. De gegevens-PCB 68 stuurt verscheidene be- H sturingssignalen uit een tijdsbesturing (niet getoond) en gegevenssig- 30 nalen naar de DAC IC's 70 en stuurt beeldpuntsignalen uit de DAC IC's I 70 via de TCP 66 naar de uitvoerbuffer IC’s 92. De TCP 66 is elek- I trisch verbonden met gegevenscontactvlakken die zijn verschaft aan het I bovengedeelte van een vloeibaar-kristalbeeldschermpaneel 62 en uit- voercontactvlakken die zijn verschaft aan de PCB 68.As shown in Fig. 6, the DAC ICs 70 are arranged in a data PCB 68 while the output buffer ICs 92 are arranged separately in a TCP 66. The data PCB 68 sends various control signals from a time control (not shown) and data signals to the DAC ICs 70 and sends pixel signals from the DAC ICs 70 through the TCP 66 to the output buffer ICs 92. The TCP 66 is electrically connected to data contact pads provided on the upper portion of a liquid crystal display panel 62 and output contact pads provided on the PCB 68.

I 35 Zoals boven beschreven worden de eenvoudig opgebouwde uitvoer-As described above, the simply constructed executive

I buffer IC's 92, met alleen een bufferwerking, aangebracht in de TCPBuffer ICs 92, with only a buffer action, provided in the TCP

I 66, zodat alleen de uitvoerbuffer IC's 92 beschadigd worden wanneer de I TCP 66 beschadigd wordt. Het gevolg is dat het grote kostenverlies dat het gevolg is van een onmogelijkheid om de dure gegevensbesturings I mooooc —'· *- · ~ _ - -rw»g-iwr; ~_·' - ** · rs*i-.vil ii! - n - IC's te gebruiken als gevolg van een beschadigde TCP 66 in de stand van de techniek drastisch kan worden verlaagd. Voorts worden de DAC IC's 70 bestuurd op een tijdgedeelde basis voor sequentieel aanleggen van de beeldpuntsignalen aan ten minste twee uitvoerbuffer IC's 5 50. Dienovereenkomstig is het aantal DAC IC's 70 verminderd tot ten minste 1/2 in vergelijking met samenstellen volgens de stand van de techniek, zodat het mogelijk wordt om de vervaardigingskosten te verlagen.I 66, so that only the output buffer ICs 92 are damaged when the TCP 66 is damaged. The consequence is that the large cost loss that is the result of an inability to handle the expensive data control I mooooc - '· * - · ~ _ - -rw »g-iwr; ~ _ · '- ** · rs * i-.vil ii! - n - ICs to be used due to a damaged TCP 66 in the prior art can be drastically reduced. Furthermore, the DAC ICs 70 are controlled on a time-shared basis for sequentially applying the pixel signals to at least two output buffer ICs 50. Accordingly, the number of DAC ICs 70 is reduced to at least 1/2 compared to prior art assemblies. , so that it becomes possible to reduce manufacturing costs.

Aangezien de DAC IC's 70 n beeldpuntsignalen tijddelen in j sig-10 nalen die k bij k dienen te worden aangeboden, kan in het bijzonder het aantal invoerpennen van elk uitvoerbuffer IC 92 worden verlaagd tot k < n, hetgeen het aantal uitvoerpennen is dat is verbonden met de n datalijnen DLll tot DLlk, ..., DLjl tot DLjn. Het aantal invoerpennen van de TCP 66 dat is aangebracht bij de uitvoerbuffer IC's 92 is 15 derhalve eveneens verlaagd, zodat het eenvoudig wordt om een penaf-stand te verzekeren van een uitvoervlak van de gegevens-PCB 68 die is verbonden met de invoerpennen van de TCP 66. Met andere woorden, aangezien het onderhavige gegevensbesturingstoestel de beeldpuntsignalen uit de DAC IC's 70 via de gegevens-PCB 68 en de TCP 66 naar de uit-20 voerbuffer IC's 92 stuurt, vereist de gegevens-PCB 68 een naar verhouding kleiner aantal signaaloverdrachtslijnen en uitvoercontactvlakken dan de gebruikelijke PCB die digitale beeldpuntgegevens overstuurt.In particular, since the DAC ICs 70 n time pixel signals in j sig-10 signals to be presented k by k, the number of input pins of each output buffer IC 92 can be reduced to k <n, which is the number of output pins connected with the n data lines DLll to DLlk, ..., DLjl to DLjn. The number of TCP 66 input pins provided at the output buffer ICs 92 is therefore also reduced, so that it becomes easy to ensure a pin spacing of an output surface of the data PCB 68 connected to the input pins of the TCP 66. In other words, since the present data control device sends the pixel signals from the DAC ICs 70 via the data PCB 68 and the TCP 66 to the output buffer ICs 92, the data PCB 68 requires a comparatively smaller number of signal transmission lines and output contact pads than the usual PCB that transmits digital pixel data.

Het gevolg is dat, hoewel het moeilijk was om een penafstand van een uitvoercontactvlak op de gegevens-PCB 68 in samenstellen volgens de 25 stand van de techniek te verzekeren, het onderhavige gegevensbesturingstoestel de beeldpuntsignalen bestuurt op een tijddeelbasis teneinde het uitvoercontactvlak te verkleinen, waardoor een eenvoudige waarborg van de penafstand van het uitvoercontactvlak wordt verschaft.The result is that, although it was difficult to ensure a pin spacing of an output contact surface on the data PCB 68 in prior art assemblies, the present data control device controls the pixel signals on a time portion basis to reduce the output contact surface, a simple guarantee of the pin spacing of the output contact surface is provided.

Zoals boven beschreven zijn volgens de onderhavige uitvinding de 30 DAC middelen en de uitvoerbuffermiddelen geïntegreerd in afzonderlijke chips om daardoor slechts de eenvoudig opgebouwde uitvoerbuffer IC's aan te brengen in de TCP die een grote kans heeft op breuk of kortsluiting. Dientengevolge is het mogelijk om verlies dat het gevolg is van de onmogelijkheid om de dure gegevensbesturings IC's te gebruiken 35 ten gevolge van een beschadigde TCP in samenstellen volgens de stand van de techniek drastisch te verminderen.As described above, according to the present invention, the DAC means and the output buffer means are integrated into separate chips to thereby only provide the simply constructed output buffer ICs in the TCP that has a high risk of breakage or short circuit. As a result, it is possible to drastically reduce loss resulting from the inability to use the expensive data control ICs due to a damaged TCP in prior art assemblies.

Voorts worden volgens de onderhavige uitvinding de DAC IC's bestuurd op een tijddeelbasis met behulp van besturingssignalen met hogere frequenties om daardoor gemeenschappelijk een enkel DAC IC te λ n o 09 o - 18 - verbinden met ten minste twee uitvoerbuffer IC's, zodat het mogelijk wordt om het aantal DAC IC's en dus de vervaardigingskosten te verlagen.Furthermore, according to the present invention, the DAC ICs are controlled on a time part basis with the help of higher frequency control signals to thereby jointly connect a single DAC IC to at least two output buffer ICs, so that it becomes possible to increase the number of DAC ICs and therefore reduce manufacturing costs.

Volgens de onderhavige uitvinding tijddelen de DAC IC's voorts 5 de beeldpuntsignalen die in analoge signalen zijn omgezet voor het aanbieden van de beeldpuntsignalen waardoor het aantal invoerpennen van elk uitvoerbuffer IC wordt verlaagd. Dienovereenkomstig is het aantal invoerpennen van de TCP dat bij de uitvoerbuffer IC's is aangebracht verlaagd, zodat het eenvoudig wordt om een penafstand van het 10 uitvoercontactvlak van de gegevens-PCB die verbonden is met de invoerpennen van de TCP te verzekeren.According to the present invention, the DAC ICs further time the pixel signals that have been converted into analog signals to present the pixel signals thereby reducing the number of input pins of each output buffer IC. Accordingly, the number of TCP input pins provided at the output buffer ICs is reduced, so that it becomes easy to ensure a pin spacing of the output contact surface of the data PCB connected to the input pins of the TCP.

Het zal duidelijk zijn aan de vakman dat uiteenlopende aanpassingen en wijzigingen kunnen worden aangebracht aan het gegevensbestu-ringstoestel en de werkwijze van vloeibaar-kristalbeeldscherm volgens 15 de onderhavige uitvinding zonder buiten de geest of het kader van de uitvindingen te treden. Het wordt derhalve beoogd dat de onderhavige uitvinding de aanpassingen en wijzigingen van deze uitvinding afdekt, mits deze vallen binnen het kader van de bijgevoegde conclusies en hun equivalenten.It will be apparent to those skilled in the art that various modifications and changes can be made to the data controller and the liquid crystal display method of the present invention without departing from the spirit or scope of the inventions. It is therefore intended that the present invention cover the modifications and modifications of this invention, provided that they are within the scope of the appended claims and their equivalents.

10223361022336

Claims

A liquid crystal display data control device comprising: a digital-to-analog converter portion for converting input pixel data into a plurality of pixel signals and time portions of the converted pixel signals for outputting the time-divided pixel signals, the number of converted pixel signals being greater is then that of the time-shared pixel signals; at least two output buffer portions for sequentially receiving the pixel signals from the digital-to-analog converter portion, retaining the time-shared pixel signals, and then buffering and outputting the time-shared pixel signals to a plurality of data lines, at least two of the plurality of output buffer portions are commonly connected to the digital-to-analog converter portion; and a time control for controlling the digital-to-analog converter portion and the output buffer portions and time portions in at least two regions of the pixel data provided to the digital-to-analog converter portion to sequentially provide the time-shared pixel data to the data lines.

2. A data controller according to claim 1, wherein the digital-to-analog converter portion is mounted on a printed circuit board connected to the time controller, and the output buffer portions are mounted on a carrier strip package electrically connected between the printed circuit board and a liquid -crystal display panel on which the data lines are arranged.

3. The data control device of claim 1, wherein the digital-to-analog converter portion comprises: a shift register for sequentially outputting the sampling signal under the control of the time control; a latch for responding to the control of the time control and the sampling signal for sequential latching of pixel data input from the time control and for simultaneously outputting the matched pixel data; 35 a digital-to-analog converter for converting the pixel data into positive and negative pixel signals using input gamut voltages to output the pixel 1022336-20 signals in response to a polarity control signal from the time control and for time portions of the pixel signals in response on a first selection control signal from the time control for outputting the pixel signals; and a demultiplexer for responding to a second selection control signal from the time control for selectively outputting the pixel signals from the digital-to-analog converter to the at least two output buffer portions.

4. Data control device according to claim 1, wherein the digital-to-analog converter part comprises: a signal control for interfacing control signals from the time control and the pixel data for applying the control signals to the shift register, the latch, the digital-to-analog converter and the demultiplexer ; and a gamma voltage generator for subdividing an input gamma reference voltage for generating gamma voltages.

The data control device of claim 3, wherein the digital-to-analog converter comprises: a positive decoder for converting the pixel data into positive pixel signals using gamma voltages; a negative decoder for converting the pixel data into negative pixel signals using gamma voltages; and a multiplexer that is commonly connected to the positive and negative decoders for sequentially outputting each of the pixel signals in response to the polarity control signal and the first selection control signal to the demultiplexer.

6. Data control device according to claim 3, wherein the first and second selection control signals have a bit number corresponding to a frequency at which the pixel signals are time-divided.

7. The data controller as claimed in claim 1, wherein the digital-to-analog converter portion comprises: a shift register for sequentially outputting the sampling signal under the control of the time control; a latch for responding to the control of the time control and the sampling signal for sequentially latching pixel data entered from the time control and for outputting the matched pixel data simultaneously; 1022336 - 21 - a digital-to-analog converter for converting the n pixel data into positive and negative pixel signals using input gamma signals for selectively outputting the pixel signals in response to a polarity control signal from the time control; a demultiplexer for responding to a first selection control signal from the time control for selectively outputting the pixel signals to at least second output terminals; and at least two multiplexers, connected to the at least two output terminal points, for responding to a second selection control signal from the time control for time sharing and outputting the pixel signals.

8. Data control device according to claim 7, wherein the digital-to-analog converter part comprises: a signal control for interfacing control signals from the time control and the pixel data for applying the control signals to the shift register, the latch, the digital-to-analog converter and the demultiplexer ; and a gamma voltage generator for further distributing an input gamma reference voltage for generating gamma voltages.

9. Data control device according to claim 3, wherein the first selection control signal has a logic state which is converted during each period of an output enable signal that controls an output of the latch, and wherein the second selection control signal has a bit number corresponding to a frequency at which the pixel signals are time-shared.

10. The data control device of claim 1, wherein each of the output buffer portions comprises: a plurality of output buffers connected to each of the plurality of data lines to provide hold and buffer functions of the pixel signals; and a demultiplexer for responding to a selection control signal from the time control for sequentially applying to the output buffers of the pixel signals output from the digital-to-analog converter section.

The data control device of claim 10, wherein the output buffer comprises a plurality of output buffer circuits connected to the plurality of data lines, each of which comprises: 1022336 I - 22 - a retainer for receiving and holding the image H point signals; a switch for responding to the control signal from the time control for outputting the held pixel signals; and a voltage follower connected to the switching means for providing a signal buffer function.

The data control device of claim 10, wherein the selection control signal has a bit number associated with a frequency at which the pixel signals are time-divided.

The data control device of claim 1, wherein the control signals applied to the digital-to-analog converter portion from the time control and the pixel data have a frequency that is increased to at least twice.

The data control device of claim 2, wherein a carrier strip package disposed with the plurality of output buffer portions has a plurality of input pins and a plurality of output pins.

15. A method of controlling a data control device for controlling a plurality of data lines arranged on a liquid crystal display panel wherein the control device comprises a plurality of output buffer portions connected to each of the plurality of data lines, as well as a digital-analog converter portion that is jointly connected to input terminals of at least two of the plurality of output buffer portions, the method comprising; time sharing in at least two areas of pixel data to be presented to the digital-to-analog converter portion to provide time-shared pixel data; allowing the digital-to-analog converter portion to each convert 30 of the pixel data into analog pixel signals and to divide the converted pixel (data; edit); and allowing the at least two output buffer portions to sequentially receive and hold each of the pixel signals and buffer the pixel signals, the pixel signals being applied to the plurality of data lines.

The method according to claim 15, wherein H enables the digital-to-analog converter portion to convert the pixel data to H in the pixel signals: I 1022336 '. "- .-, vs.y" ~ ": i" - ·. ™ yvy; CgjN.-VTl 'V v ^.' "1-1 MlW ^ a—" <"> · '.f.aK *,' · · Ti - 23 - converting the pixel data into positive and negative pixel signals using the gamma voltages and sequential application of each of the pixel signals in response to a polarity control signal and a first selection control signal from the outside, and responding to a second selection control signal from the outside to selectively apply each of the pixel signals to the at least two output buffer portions.

17. The method of claim 15, wherein allowing the digital-to-analog converter portion to convert the pixel data into the pixel signals comprises: converting the pixel data into positive and negative pixel signals using gamma voltages and sequentially applying the pixel signals in response to a polarity control signal from outside; and dividing the pixel signals in response to a selection control signal from outside to provide the pixel signals.

18. A method according to claim 15, wherein a sampling rate of the pixel data and a conversion rate of the pixel data in the pixel signals are increased to at least double. 1 ij £ 23 3 6