NL1010099C2 - DRAM capacitor manufacture, by forming crown structure using photocurable layer, then applying HSG silicon, dielectric and conductive layers - Google Patents

DRAM capacitor manufacture, by forming crown structure using photocurable layer, then applying HSG silicon, dielectric and conductive layers Download PDF

Info

Publication number
NL1010099C2
NL1010099C2 NL1010099A NL1010099A NL1010099C2 NL 1010099 C2 NL1010099 C2 NL 1010099C2 NL 1010099 A NL1010099 A NL 1010099A NL 1010099 A NL1010099 A NL 1010099A NL 1010099 C2 NL1010099 C2 NL 1010099C2
Authority
NL
Netherlands
Prior art keywords
layer
forming
conductive layer
silicon oxide
conductive
Prior art date
Application number
NL1010099A
Other languages
Dutch (nl)
Inventor
Gary Hong
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Priority to NL1010099A priority Critical patent/NL1010099C2/en
Application granted granted Critical
Publication of NL1010099C2 publication Critical patent/NL1010099C2/en

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

A gate is formed in a first insulation layer covering the substrate and transistor, then a first conductive layer is applied, followed by a second insulation layer and photocurable lacquer layer. Part of the lacquer layer is removed to form a resist for the second insulation layer, then the rest of the lacquer layer is removed and a silicon oxide layer is applied to the exposed first conductive layer, and then the second insulation layer is removed to expose part of the first conductive layer, which is removed using the silicon oxide layer as a resist to form a crown structure. The silicon oxide layer is removed, a hemispherical granular silicon layer is applied, a dielectric layer is formed on the first conductive layer, and a second conductive layer is formed on the dielectric layer. A method for making a capacitor based on a semiconductor substrate with a metal oxide semiconductor transistor comprises the following steps : (a) a first insulation layer is formed, covering the substrate and transistor ; (b) a pattern is formed in the first insulation layer in order to create a gate extending through this layer and expose a source/drain region of the transistor ; (c) a first conductive layer is formed on top of the first insulation layer and the gate is filled in ; (d) a second insulation layer is formed on top of the first conductive layer ; (e) a photocurable lacquer is applied to the second insulation layer and a pattern is formed in it, creating a cylinder structure comprising the second insulation layer and the first conductive layer, including the area of the latter inside the gate ; (f) part of the lacquer layer is removed, the remaining part of this layer being used as a resist to form the second insulation layer, so that one edge of a top surface and a side wall of the first conductive layer is exposed ; (g) the rest of lacquer layer is removed ; (h) a silicon oxide layer is formed on the exposed first conductive layer ; (i) the second insulation layer is removed, so that the first conductive layer not covered by the silicon oxide layer is exposed ; (j) the exposed first conductive layer is removed using the silicon oxide layer as a resist, so that a crown structure is formed ; (k) the silicon oxide layer is removed ; (l) a hemispherical granular silicon (HSG-Si) layer is formed on the crown structure ; (m) a dielectric layer is formed on the first conductive layer ; and (n) a second conductive layer is formed on the dielectric layer.

Description

WERKWIJZE VOOR HET FABRICEREN VAN EEN CONDENSATOR ACHTERGROND VAN DE UITVINDING 5 Gebied van de uitvindingBACKGROUND OF THE INVENTION Field of the Invention

De uitvinding heeft betrekking op een werkwijze voor het fabriceren van een condensator in een geïntegreerde schakeling (integrated circuit = IC), en meer in het bijzonder op een werkwijze voor het fabriceren van een condensator in een dynamisch 10 willekeurig toegankelijk geheugen (dynamic random access memory = DRAM).The invention relates to a method for manufacturing a capacitor in an integrated circuit (IC), and more particularly to a method for manufacturing a capacitor in a dynamic random access memory = DRAM).

Beschrijving van de gerelateerde stand van de techniekDescription of the Related Art

Figuur 1 toont één enkele geheugencel die een overdrachtstransistor T en een 15 condensator C van een DRAM omvat. De source van de overdrachtstransistor T is gekoppeld met een corresponderende bitleiding BL. De drain van de overdrachtstransistor T is gekoppeld met een opslagelektrode 10 van de condensator C, en de gate van de overdrachtstransistor T is gekoppeld met een corresponderende woordleiding WL. Een tegenover de opslagelektrode 10 liggende elektrode 12 is ge-20 koppeld met een constante spanningsbron, en een diëlektrische laag 14 is gevormd tussen de opslagelektrode 10 en de tegenoverliggende elektrode 12.Figure 1 shows a single memory cell comprising a transfer transistor T and a capacitor C of a DRAM. The source of the transfer transistor T is coupled to a corresponding bit line BL. The drain of the transfer transistor T is coupled to a storage electrode 10 of the capacitor C, and the gate of the transfer transistor T is coupled to a corresponding word line WL. An electrode 12 opposite the storage electrode 10 is coupled to a constant voltage source, and a dielectric layer 14 is formed between the storage electrode 10 and the opposite electrode 12.

Om de opslagcapacitantie in de condensator te vergroten kan, behalve het gebruik van materiaal met een hoge diëlektrische constante voor de diëlektrische laag of het besturen van de aanbrengdikte en kwaliteit voor de diëlektrische laag, door het vergroten 25 van het oppervlaktegebied van de opslagelektrode eveneens een hogere capacitantie worden verkregen. Aangezien de afmeting van geheugens echter kleiner wordt, wordt het fabriceren van een opslagelektrode met een groter oppervlaktegebied op het kleinere substraat een ernstig probleem.In order to increase the storage capacitance in the capacitor, in addition to using material with a high dielectric constant for the dielectric layer or controlling the application thickness and quality for the dielectric layer, by increasing the surface area of the storage electrode, a higher capacitance. However, as the size of memories becomes smaller, manufacturing a storage electrode with a larger surface area on the smaller substrate becomes a serious problem.

In één enkele chip wordt, voor het vergroten van de data-opslag, de 30 opslagdichtheid van een geheugen in een IC verhoogd. De hoge dichtheid van een geheugen verschaft een opslagstructuur met een hogere integratie. Normaliter wordt de dichtheid van een IC-inrichting verhoogd door de afmetingen van bedradingsleidingen, transistorgates, of inrichting-isolatiegebieden te reduceren. De reductie van de afmeting 10 1 Ü 0 3 9 2 transistorgates, of inrichting-isolatiegebieden te reduceren. De reductie van de afmeting van inrichtingen en structuren is overeenkomstig de ontwerpregel van de halfgeleiderfabricage.In a single chip, to increase the data storage, the storage density of a memory in an IC is increased. The high density of a memory provides a storage structure with a higher integration. Normally, the density of an IC device is increased by reducing the dimensions of wiring leads, transistor gates, or device isolation areas. Reduce the size of 10 1 Ü 0 3 9 2 transistorgates, or reduce device isolation areas. The size reduction of devices and structures is in accordance with the design rule of semiconductor fabrication.

Om het oppervlaktegebied van een bodemelektrode, dat wil zeggen een 5 opslagelektrode te vergroten, is een oneven oppervlaktestructuur, bijvooibeeld een kroonstructuur, een cilindenstructuur, een lamelstructuur, een boomachtige structuur, of een holte-structuur, ingericht om een groter oppervlaktegebied te verschaffen. Op het oppervlak van bovengenoemde structuren wordt verder een hemisferische korrel (hemispherical grain = HSG) gevormd om het oppervlaktegebied te vergroten. Door de 10 vorming van de HSG-structuur kan een capacitantie-vergrotingsfactor tot 1,8 worden bereikt.To increase the surface area of a bottom electrode, ie, a storage electrode, an uneven surface structure, for example, a crown structure, a cylinder structure, a lamella structure, a tree-like structure, or a cavity structure, is arranged to provide a larger surface area. A hemispherical grain (HSG) is further formed on the surface of the above structures to increase the surface area. By forming the HSG structure, a capacitance magnification factor of up to 1.8 can be achieved.

In de gebruikelijke techniek van het fabriceren van een kroonstructuur-bodemelektrode zoals getoond in figuur 2 wordt een polysiliciumlaag 25 door middel van fotolithografie van patronen voorzien om een bodemelektrode op een 15 halfgeleidersubstraat 20 te vormen. Het substraat 20 omvat verder een woordleiding 21 van een metaaloxide-halfgeleider (metal-oxide-semiconductor = MOS), een bitleiding 22, een source/drain-gebied 23, en een isolatielaag 24. Beperkt door de fotoresolutie van de ontwerpregel kan, tijdens het blootleggen, de breedte u van het bovensegment van de kroonstructuur niet onbeperkt worden gereduceerd, de mogelijkheid van het vergroten 20 van het oppervlaktegebied is daarom beperkt.In the conventional technique of fabricating a crown structure bottom electrode as shown in Figure 2, a polysilicon layer 25 is patterned by photolithography to form a bottom electrode on a semiconductor substrate 20. The substrate 20 further comprises a word line 21 of a metal oxide semiconductor (metal oxide semiconductor = MOS), a bit line 22, a source / drain region 23, and an insulating layer 24. Limited by the photo resolution of the design rule, during uncovering, the width u of the upper segment of the crown structure cannot be reduced indefinitely, the possibility of enlarging the surface area is therefore limited.

Het Amerikaanse octrooischrift 5.716.882 leert dat een niet-vluchtige polymeerafstandhouder 44 wordt gevormd op de zijwanden van de fotolaklaag en de siliciumnitridelaag nadat de fotolaklaag 42 en de siliciumnitridelaag 41 van een patroon zijn voorzien. Volgens de uitvinding wordt geen afstandshouder gevormd. Bovendien 25 wordt een gedeelte van de fotolaklaag verwijderd nadat de fotolaklaag is gebruikt om een patroon in de siliciumnitridelaag en de eerste polysiliciumlaag te vormen. Daarom is de werkwijze volgens het Amerikaanse octrooischrift 5.716.882 afwijkend van die van deze uitvinding.U.S. Patent 5,716,882 teaches that a non-volatile polymer spacer 44 is formed on the sidewalls of the photoresist layer and the silicon nitride layer after the photoresist layer 42 and the silicon nitride layer 41 are patterned. According to the invention, no spacer is formed. In addition, a portion of the photoresist layer is removed after the photoresist layer is used to form a pattern in the silicon nitride layer and the first polysilicon layer. Therefore, the method of U.S. Patent 5,716,882 differs from that of this invention.

Het Amerikaanse octrooischrift 5.552.334 noemt een fotolaklaag die met een eerste 30 opening is gevormd over de eerste isolatielaag en het eerste gat wordt in de eerste isolatielaag geëtst door de eerste opening, welke eerste opening zich bevindt boven de - source. Echter wordt de fotolaklaag volgens de uitvinding gevormd over het source- drain-gebied en de fotolaklaag wordt gebruikt om een patroon te vormen in de ! j 3 siliciumnitridelaag en de polysiliciumlaag en niet de isolatielaag zoals voorgesteld in het Amerikaanse octrooischrift 5.552.334.US Patent 5,552,334 discloses a photoresist layer formed with a first opening over the first insulating layer and the first hole is etched into the first insulating layer through the first opening, which first opening is located above the source. However, the photoresist layer according to the invention is formed over the source drain region and the photoresist layer is used to form a pattern in the 3 silicon nitride layer and the polysilicon layer and not the insulating layer as proposed in U.S. Patent 5,552,334.

SAMENVATTING VAN DE UITVINDING 5SUMMARY OF THE INVENTION 5

Het is daarom een doelstelling van de uitvinding om een werkwijze te verschaffen voor het fabriceren van een kroonstructuurcondensator door middel van een zelfuitrichtingsproces. De beperking van de ontwerpregel ra fotoresolutie wordt overwonnen, en de foutieve uitrichting tijdens de blootlegging wordt verbeterd.It is therefore an object of the invention to provide a method of manufacturing a crown structure capacitor by a self-alignment process. The limitation of the design rule photo resolution is overcome, and the misalignment during exposure is improved.

10 Om deze doelstellingen en voordelen te bereiken, en overeenkomstig de doelstelling van de uitvinding, zoals belichaamd en globaal hierin beschreven, is de uitvinding gericht op een werkwijze voor het fabriceren van een condensator. Op een halfgeleidersubstraat dat een metaaloxide-halfgeleider heeft, die een daarop gevormd source/drain-gebied omvat dat met een bitleiding is gekoppeld, wordt een eerste 15 isolatielaag gevormd om de transistor en het substraat te bedekken. De eerste isolatielaag wordt van een patroon voorzien om een doorgangsgat te vormen dat door de eerste isolatielaag dringt, zodat een source/drain-gebied van de transistor wordt blootgelegd. Een polysiliciumlaag wordt gevormd op de eerste isolatielaag en vult het doorgangsgat. Een siliciumnitridelaag wordt gevormd op de polysiliciumlaag. Een fotolaklaag wordt 20 gevormd en van patronen voorzien'op de siliciumnitridelaag om de siliciumnitridelaag en de polysiliciumlaag te definiëren, zodat een cilinderstructuur wordt gevormd die de siliciumnitridelaag, de polysiliciumlaag inclusief het polysilicium binnen het doorgangsgat omvat. Een deel van de fotolaklaag wordt verwijderd om de siliciumnitridelaag te definiëren, zodat een rand van een bovenoppervlak en een zijwand 25 van de polysiliciumlaag worden blootgelegd. Een siliciumoxidelaag wordt gevormd op de blootgelegde polysiliciumlaag. Door het verwijderen van de siliciumnitridelaag wordt de polysiliciumlaag die niet is bedekt door de siliciumoxidelaag blootgelegd. De blootgelegde polysiliciumlaag wordt verwijderd door de siliciumoxidelaag te gebruiken als een masker, totdat een kroonstructuur is gevormd. De siliciumoxidelaag wordt 30 verwijderd. Een hemisferische-korrel-siliciumlaag wordt op de polysiliciumlaag gevormd. Een diëlektrische laag wordt op de hemisferische korrelsiliciumlaag gevormd, en een tweede geleidende laag wordt op de diëlektrische laag gevormd.To achieve these objects and advantages, and in accordance with the object of the invention, as embodied and broadly described herein, the invention is directed to a method of fabricating a capacitor. On a semiconductor substrate having a metal oxide semiconductor comprising a source / drain region formed thereon coupled to a bit line, a first insulating layer is formed to cover the transistor and the substrate. The first insulating layer is patterned to form a through-hole that penetrates the first insulating layer, exposing a source / drain region of the transistor. A polysilicon layer is formed on the first insulation layer and fills the through hole. A silicon nitride layer is formed on the polysilicon layer. A photoresist layer is formed and patterned on the silicon nitride layer to define the silicon nitride layer and the polysilicon layer to form a cylinder structure comprising the silicon nitride layer, the polysilicon layer including the polysilicon within the through hole. A portion of the photoresist layer is removed to define the silicon nitride layer to expose an edge of an upper surface and a side wall of the polysilicon layer. A silicon oxide layer is formed on the exposed polysilicon layer. By removing the silicon nitride layer, the polysilicon layer that is not covered by the silicon oxide layer is exposed. The exposed polysilicon layer is removed by using the silicon oxide layer as a mask until a crown structure is formed. The silicon oxide layer is removed. A hemispherical grain silicon layer is formed on the polysilicon layer. A dielectric layer is formed on the hemispherical grain silicon layer, and a second conductive layer is formed on the dielectric layer.

10 1 o 099 410 1 o 099 4

Het zal duidelijk zijn dat zowel de bovenstaande algemene beschrijving als de volgende gedetailleerde beschrijving slechts bij wijze van vootbeeld en uiteenzetting zijn gegeven en niet beperkend zijn voor de uitvinding zoals die is gedefinieerd.It will be appreciated that both the above general description and the following detailed description are given by way of example and explanation and are not limitative of the invention as defined.

5 KORTE BESCHRIJVING VAN DE TEKENINGEN5 BRIEF DESCRIPTION OF THE DRAWINGS

Figuur 1 is een stroomschema van een conventionele DRAM;Figure 1 is a flow chart of a conventional DRAM;

Figuur 2 is een dwarsdoorsnede van een bodemelektrode van een conventionele DRAM-condensator, en 10 Figuren 3A tot en met 31 zijn dwarsdoorsneden tijdens het proces voor het fabriceren van een condensator in een DRAM in een vooriceursuitvoeringsvorm volgens de uitvinding.Figure 2 is a cross-sectional view of a bottom electrode of a conventional DRAM capacitor, and Figures 3A-31 are cross-sectional views during the process of fabricating a capacitor in a DRAM in a preferred embodiment of the invention.

BESCHRIJVING VAN DE VOORKEURSUITVOERINGSVORMEN 15DESCRIPTION OF THE PREFERRED EMBODIMENTS 15

In figuur 3A wordt een inrichting-isolatiestructuur 31, bijvoorbeeld een veldoxidelaag met een dikte van circa 3000A die is gevormd door lokale oxidatie (local oxidation = LOCOS), of een ondiepe geul, op een siliciumsubstraat 30 gevormd. Met gebruikmaking van een thermisch oxidatieproces wordt een gate-oxidelaag 32 op het 20 substraat 30 gevormd. Een gedoteerde polysiliciumlaag wordt bijvoorbeeld gevormd door middel van chemische dampdepositie (chemical vapour deposition = CVD), en wordt van patronen voorzien om een gate 33 (of woordleiding) op de gate-oxidelaag 32 te vormen. Een source/drain-gebied 34a, 34b wordt in het substraat 30 gevormd. Door middel van een gebruikelijke techniek wordt een polysiliciumlaag gevormd en van 25 patronen voorzien als een bitleiding 35 voor de koppeling met een van de source/drain- gebieden 34a, 34b. De woordleiding 33 en de bitleiding 35 worden gescheiden door middel van een isolatielaag.In Figure 3A, a device isolation structure 31, for example, a field oxide layer of about 3000A thickness formed by local oxidation (LOCOS), or a shallow trench, is formed on a silicon substrate 30. Using a thermal oxidation process, a gate oxide layer 32 is formed on the substrate 30. For example, a doped polysilicon layer is formed by chemical vapor deposition (CVD), and is patterned to form a gate 33 (or word line) on the gate oxide layer 32. A source / drain region 34a, 34b is formed in the substrate 30. By a conventional technique, a polysilicon layer is formed and patterned as a bit line 35 for coupling to one of the source / drain regions 34a, 34b. The word line 33 and the bit line 35 are separated by an insulating layer.

Met verwijzing naar figuur 3B wordt een planaire isolatielaag 36 gevormd, bijvoorbeeld door middel van CVD, om de woordleiding 33 en de bitleiding 35 te 30 bedekken. De planaire isolatielaag 36 is bijvoorbeeld een boorfosfosilicaatglas (borophosphosilicate glass = BPSG) dat is gevormd door atmosferische-druk-CVD (APCVD) of plasma-verrijkt CVD (PECVD). Na depositie wordt de isolatielaag geplanariseerd door opsmelten of chemisch-mechanisch polijsten (CMP). Het proces van i ' ' ; . ·) 5 planarisatie is voordelig voor de navolgende depositie- en fotolithografieprocessen. Er wordt bijvoorbeeld een accurater patroon van de doorgang of andere structuren tijdens de blootlegging verkregen. Met gebruikmaking van fotolithografie wordt een doorgangsgat 37 gevormd dat door de isolatielaag 36 dringt, zodat het source/drain-gebied 34a binnen 5 het doorgangsgat 37 blootligt.With reference to Figure 3B, a planar insulating layer 36 is formed, for example, by CVD, to cover the word line 33 and the bit line 35. The planar insulating layer 36 is, for example, a borophosphosilicate glass (BPSG) formed by atmospheric pressure CVD (APCVD) or plasma enriched CVD (PECVD). After deposition, the insulation layer is planarized by melting or chemical mechanical polishing (CMP). The process of i ''; . ·) 5 planarization is advantageous for the following deposition and photolithography processes. For example, a more accurate pattern of the passage or other structures during exposure is obtained. Using photolithography, a through hole 37 is formed which penetrates through the insulating layer 36, exposing the source / drain region 34a within the through hole 37.

Met verwijzing naar figuur 3C wordt een eerste polysiliciumlaag 38 gevormd op de isolatielaag 36, die het doorgangsgat 37 vult. De eerste polysiliciumlaag 38 wordt gedoteerd en heeft een dikte van circa 1000A tot ÏOOOOA. Een afdekkende siliciumnitridelaag 39 die een dikte van circa 50A tot ÏOOOA heeft wordt op de eerste 10 polysiliciumlaag 38 gevormd. Op de siliciumnitridelaag 39 wordt een fotolaklaag 40 gevormd en van patronen voorzien. Met gebruikmaking van de fotolaklaag 40 als een masker worden de siliciumnitridelaag 39 en de eerste polysiliciumlaag 40 gedefinieerd, bijvoorbeeld door middel van droogetsen, om een cilinderstructuur te vormen die een siliciumnitridelaag 39a en een eerste polysiliciumlaag 38a omvat zoals getoond in figuur 15 3D. De cilinderstructuur omvat verder de eerste polysiliciumlaag die in het doorgangsgat 37 is gevuld.With reference to Figure 3C, a first polysilicon layer 38 is formed on the insulating layer 36, which fills the through hole 37. The first polysilicon layer 38 is doped and has a thickness of about 1000A to 100OOA. A silicon nitride cover layer 39 having a thickness of about 50A to 100OA is formed on the first polysilicon layer 38. A photoresist layer 40 is formed and patterned on the silicon nitride layer 39. Using the photoresist layer 40 as a mask, the silicon nitride layer 39 and the first polysilicon layer 40 are defined, for example, by dry etching, to form a cylinder structure comprising a silicon nitride layer 39a and a first polysilicon layer 38a as shown in Figure 15 3D. The cylinder structure further includes the first polysilicon layer filled into the through hole 37.

Een deel van de fotolaklaag 40 wordt verwijderd, bijvoorbeeld door een isotroop plasmaproces in een zuurstofomgeving, om een deel van de fotolaklaag 40 tot as te transformeren. De resterende fotolaklaag 40a heeft een vorm zoals getoond in figuur 3E 20 en de resterende fotolaklaag 40a wordt als een masker gebruikt voor het definiëren van de siliciumnitridelaag 39a. Een deel van de siliciumnitridelaag 39a, dat wil zeggen het deel dat niet is bedekt door de fotolaklaag 40a, wordt verwijderd, bijvoorbeeld door droogetsen. Derhalve worden een rand op het bovenoppervlak en een zijwand van de eerste polysiliciumlaag 38a blootgelegd, zoals getoond in figuur 3F. Aan de andere kant 25 is alleen het centrale bovenoppervlak van de eerste polysiliciumlaag 38a bedekt door de resterende siliciumnitridelaag 39b. De fotolaklaag 40a wordt dan verwijderd.Part of the photoresist layer 40 is removed, for example, by an isotropic plasma process in an oxygen environment, to transform part of the photoresist layer 40 to ashes. The remaining photoresist layer 40a has a shape as shown in Figure 3E 20 and the residual photoresist layer 40a is used as a mask for defining the silicon nitride layer 39a. A portion of the silicon nitride layer 39a, i.e., the portion not covered by the photoresist layer 40a, is removed, for example, by dry etching. Therefore, an edge on the top surface and a side wall of the first polysilicon layer 38a are exposed, as shown in Figure 3F. On the other hand, only the central top surface of the first polysilicon layer 38a is covered by the remaining silicon nitride layer 39b. The photoresist layer 40a is then removed.

Met verwijzing naar figuur 3G wordt een siliciumoxidelaag 41 met een dikte van circa ÏOOA tot 3000A gevormd door thermische oxidering van het oppervlak van de blootgelegde eerste polysiliciumlaag 39a.With reference to Figure 3G, a silicon oxide layer 41 having a thickness of about 100A to 3000A is formed by thermal oxidation of the surface of the exposed first polysilicon layer 39a.

30 De resterende siliciumnitridelaag 39b wordt verwijderd, bijvoorbeeld door nat etsen met gebruikmaking van heet fosforzuur als een etsmiddel. Daarom wordt de eerste polysiliciumlaag 38a die niet bedekt is door de siliciumoxidelaag 41 blootgelegd. Met verwijzing naar figuur 3H wordt, met gebruikmaking van droogetsen, de blootgelegde 10 1 o 099 6 eerste polysiliciumlaag 38a geëtst. Een polysiliciumlaag 38b met kroonstructuur wordt gevormd door het besturen van de etstijd.The remaining silicon nitride layer 39b is removed, for example, by wet etching using hot phosphoric acid as an etchant. Therefore, the first polysilicon layer 38a not covered by the silicon oxide layer 41 is exposed. With reference to Figure 3H, using dry etching, the exposed first polysilicon layer 38a is etched. A crown structure polysilicon layer 38b is formed by controlling the etching time.

In het bovenstaande proces wordt een zelfuitrichtingsproces voor het fabriceren van een kroonstructuur 38b gebruikt, zodat de breedte v van de omtrek-kolom van de 5 kroonstructuur 38b niet beperkt is door fotoresolutie tijdens fotolithografie. Dat wil zeggen, de breedte v kan zoals vereist worden gereduceerd. Met de reductie van de breedte v wordt een groter oppervlak van de bodemelektrode verkregen, en daarom wordt de capacitantie verhoogd.In the above process, a self-alignment process for fabricating a crown structure 38b is used, so that the width v of the circumferential column of the crown structure 38b is not limited by photo resolution during photolithography. That is, the width v can be reduced as required. With the reduction of the width v, a larger surface area of the bottom electrode is obtained, and therefore the capacitance is increased.

Met verwijzing naar figuur 31 wordt de oxidelaag 41 verwijderd. Een HSG-Si-laag 10 42 wordt selectief gevormd op de kroonstructuur 38b. De HSG-Si-laag 42 wordt gedoteerd met doteermiddel. Een bodemelektrode wordt gevormd door het samenstel van de HSG-Si-laag 42 en de kroonstructuur 38b. Een diëlektrische laag 43, bijvoorbeeld een oxide/nitride/oxide-(ONO)-laag wordt gevormd op de HSG-Si-laag 42. Op de diëlektrische laag 43 wordt een bovenelektrode 44 gevormd.With reference to Figure 31, the oxide layer 41 is removed. An HSG-Si layer 10 42 is selectively formed on the crown structure 38b. The HSG-Si layer 42 is doped with dopant. A bottom electrode is formed by the assembly of the HSG-Si layer 42 and the crown structure 38b. A dielectric layer 43, for example an oxide / nitride / oxide (ONO) layer, is formed on the HSG-Si layer 42. An upper electrode 44 is formed on the dielectric layer 43.

15 In de bovenstaande uitvoeringsvorm is een bodemelektrode met kroonstructuur gevormd door een zelfuitrichtingsproces. De beperking van de ontwerpregel voor de fabricage, en de beperkte afmetingreductie van inrichtingen als gevolg van fotoresolutie worden overwonnen. Met de aanbrenging van HSG op de kroonstructuur wordt het oppervlaktegebied verder vergroot. De capacitantie wordt verder verhoogd.In the above embodiment, a crown electrode bottom electrode is formed by a self-alignment process. The limitation of the design rule for manufacture, and the limited size reduction of devices due to photo resolution are overcome. The surface area is further increased with the application of HSG to the crown structure. The capacitance is further increased.

20 Andere uitvoeringsvormen van de uitvinding zullen de vakman duidelijk worden door beschouwing van de specificatie en praktijk van de uitvinding die hier is geopenbaard. Het is de bedoeling dat de specificatie en voorbeelden slechts bij wijze van voorbeeld worden beschouwd, waarbij de ware reikwijdte en geest van de uitvinding zijn aangegeven door de volgende conclusies.Other embodiments of the invention will become apparent to those skilled in the art upon consideration of the specification and practice of the invention disclosed herein. The specification and examples are intended to be considered by way of example only, the true scope and spirit of the invention being indicated by the following claims.

Claims (24)

1. Werkwijze voor het fabriceren van een condensator, waarbij een halfgeleidersubstraat dat een metaal-oxide-halfgeleidertransistor heeft, is verschaft, 5 omvattende: vormen van een eerste isolatielaag om de transistor en het substraat te bedekken; vormen van een patroon in de eerste isolatielaag om een doorgangsgat te vormen dat door de eerste isolatielaag dringt, zodat een source/drain-gebied van de transistor blootligt; 10 vormen van een eerste geleidende laag op de eerste isolatielaag en het vullen van het doorgangsgat; vormen van een tweede isolatielaag op de eerste geleidende laag; vormen van, en aanbrengen van een patroon in een fotolaklaag op de tweede isolatielaag om de tweede isolatielaag en de eerste geleidende laag te definiëren, zodat 15 een cilinderstructuur wordt gevormd die de tweede isolatielaag en de eerste geleidende laag inclusief de eerste geleidende laag binnen het doorgangsgat omvat; verwijderen van een deel van de fotolaklaag nadat de cilinderstructuur is gevormd en het gebruiken van een overblijvende fotolaklaag als een masker om de tweede isolatielaag te definiëren, zodat een rand van een bovenoppervlak en een zijwand van de 20 eerste geleidende laag worden blootgelegd; verwijderen van de overblijvende fotolaklaag; vormen van een siliciumoxidelaag op de blootgelegde eerste geleidende laag; verwijderen van de tweede isolatielaag, zodat de eerste geleidende laag die niet is bedekt door de siliciumoxidelaag wordt blootgelegd; 25 verwijderen van de blootgelegde eerste geleidende laag door gebruik te maken van de siliciumoxidelaag als een masker, totdat een kroonstructuur is gevormd; verwijderen van de siliciumoxidelaag; vormen van een hemisferische korrelsiliciumlaag HSG-Si op de kroonstructuur; vormen van een diëlektrische laag op de eerste geleidende laag; en 30 vormen van een tweede geleidende laag op de diëlektrische laag.A method of fabricating a capacitor, wherein a semiconductor substrate having a metal oxide semiconductor transistor is provided, comprising: forming a first insulating layer to cover the transistor and the substrate; forming a pattern in the first insulating layer to form a through hole that penetrates the first insulating layer, exposing a source / drain region of the transistor; 10 forming a first conductive layer on the first insulating layer and filling the through hole; forming a second insulating layer on the first conductive layer; forming and patterning a photoresist layer on the second insulating layer to define the second insulating layer and the first conductive layer to form a cylinder structure comprising the second insulating layer and the first conductive layer including the first conductive layer within the through-hole includes; removing a portion of the photoresist layer after the cylinder structure is formed and using a residual photoresist layer as a mask to define the second insulating layer, exposing an edge of an upper surface and a side wall of the first conductive layer; removing the remaining photoresist layer; forming a silicon oxide layer on the exposed first conductive layer; removing the second insulating layer so that the first conductive layer not covered by the silicon oxide layer is exposed; Removing the exposed first conductive layer by using the silicon oxide layer as a mask until a crown structure is formed; removing the silicon oxide layer; forming a hemispheric grain silicon layer HSG-Si on the crown structure; forming a dielectric layer on the first conductive layer; and forming a second conductive layer on the dielectric layer. 2. Werkwijze volgens conclusie 1, waarbij een bitleiding die is gekoppeld met een ander source/drain-gebied van de transistor verder aanwezig is. ' t * 1 t'v. ... ^ -JThe method of claim 1, wherein a bit line coupled to another source / drain region of the transistor is further provided. 't * 1 t'v. ... ^ -J 3. Werkwijze volgens conclusie 1, waarbij de eerste geleidende laag een gedoteerde polysïliciumlaag omvat.The method of claim 1, wherein the first conductive layer comprises a doped polysilicon layer. 4. Werkwijze volgens conclusie 1, waarbij de eerste geleidende laag een dikte van circa 1000A tot ÏOOOOA heeftThe method of claim 1, wherein the first conductive layer has a thickness of about 1000A to 100OOA 5. Werkwijze volgens conclusie 1, waarbij de tweede isolatielaag een siliciumnitridelaag is.The method of claim 1, wherein the second insulating layer is a silicon nitride layer. 6. Werkwijze volgens conclusie 5, waarbij de tweede isolatielaag door nat etsen wordt verwijderd.The method of claim 5, wherein the second insulating layer is removed by wet etching. 7. Werkwijze volgens conclusie 6, waarbij het nat etsen wordt uitgevoerd door 10 gebruikmaking van fosforzuur.The method of claim 6, wherein the wet etching is performed using phosphoric acid. 8. Werkwijze volgens conclusie 1, waarbij de tweede isolatielaag een dikte van circa 50A tot lOOOA heeft.The method of claim 1, wherein the second insulating layer has a thickness of about 50A to 100OA. 9. Werkwijze volgens conclusie 1, waarbij het deel van de fotolaklaag wordt verwijderd door een plasmaproces in een zuurstofomgeving.The method of claim 1, wherein the portion of the photoresist layer is removed by a plasma process in an oxygen environment. 10. Werkwijze volgens conclusie 1, waarbij de siliciumoxidelaag wordt gevormd door thermische oxidatie.The method of claim 1, wherein the silicon oxide layer is formed by thermal oxidation. 11. Werkwijze volgens conclusie 1, waarbij de siliciumoxidelaag een dikte van circa 100A tot 3000A heeft.The method of claim 1, wherein the silicon oxide layer has a thickness of about 100A to 3000A. 12. Werkwijze volgens conclusie 1, waarbij, voordat de diëlektrische laag wordt 20 gevormd, een hemisferische korrellaag wordt gevormd op de eerste geleidende laag.12. The method of claim 1, wherein before the dielectric layer is formed, a hemispherical grain layer is formed on the first conductive layer. 13. Werkwijze volgens conclusie 1, waarbij de tweede geleidende laag een gedoteerde polysiliciumlaag omvat.The method of claim 1, wherein the second conductive layer comprises a doped polysilicon layer. 14. Werkwijze voor het fabriceren van een condensator, waarbij een halfgeleidersubstraat dat een metaaloxide-halfgeleidertransistor heeft is verschaft, 25 omvattende: vormen van een eerste isolatielaag om de transistor en het substraat te bedekken; vormen van een patroon in de eerste isolatielaag om een doorgangsgat te vormen dat door de eerste isolatielaag dringt, zodat een source/drain-gebied van de transistor blootligt; 30 vormen van een polysiliciumlaag op de eerste isolatielaag en het vullen van het doorgangsgat; vormen van een siliciumnitridelaag op de polysiliciumlaag; 10 1 0 0 9 9 i vormen van, en aanbrengen van een patroon in een fotolaklaag op de siliciumnitridelaag voor het definiëren van de siliciumnitridelaag en de polysiliciumlaag, zodat een cilinderstructuur wordt gevormd, die de siliciumnitridelaag en de polysiliciumlaag met inbegrip van het polysilicium binnen het doorgangsgat omvat; 5 verwijderen van een deel van de fotolaklaag na het vormen van de cilinderstructuur en het gebruiken van een overblijvende fotolaklaag als een masker om de siliciumnitridelaag te definiëren, zodat een rand van een bovenoppervlak en een zijwand van de polysiliciumlaag worden blootgelegd; verwijderen van de overblijvende fotolaklaag; 10 vormen van een siliciumoxidelaag op de blootgelegde polysiliciumlaag; verwijderen van de siliciumnitridelaag, zodat de polysiliciumlaag die niet is bedekt door de siliciumoxidelaag blootligt; verwijderen van de blootliggende polysiliciumlaag door gebruik te maken van de siliciumoxidelaag als een masker, totdat een kroonstructuur is gevormd; 15 verwijderen van de siliciumoxidelaag; vormen van een hemisferische korrelsiliciumlaag op de kroonstructuur ; vormen van een diëlektrische laag op de hemisferische korrelsiliciumlaag; en vormen van een tweede geleidende laag op de diëlektrische laag.14. A method of manufacturing a capacitor, wherein a semiconductor substrate having a metal oxide semiconductor transistor is provided, comprising: forming a first insulating layer to cover the transistor and the substrate; patterning in the first insulating layer to form a through hole that penetrates the first insulating layer, exposing a source / drain region of the transistor; 30 forming a polysilicon layer on the first insulating layer and filling the through hole; forming a silicon nitride layer on the polysilicon layer; 10 1 0 0 9 9 i Forming and patterning a photoresist layer on the silicon nitride layer to define the silicon nitride layer and the polysilicon layer to form a cylinder structure comprising the silicon nitride layer and the polysilicon layer including the polysilicon within the through hole; Removing a portion of the photoresist layer after forming the cylinder structure and using a residual photoresist layer as a mask to define the silicon nitride layer to expose an edge of an upper surface and a side wall of the polysilicon layer; removing the remaining photoresist layer; 10 forming a silicon oxide layer on the exposed polysilicon layer; removing the silicon nitride layer to expose the polysilicon layer that is not covered by the silicon oxide layer; removing the exposed polysilicon layer by using the silicon oxide layer as a mask until a crown structure is formed; Removing the silicon oxide layer; forming a hemispheric grain silicon layer on the crown structure; forming a dielectric layer on the hemispherical grain silicon layer; and forming a second conductive layer on the dielectric layer. 15. Werkwijze volgens conclusie 14, waarbij een bitleiding die is gekoppeld met 20 een ander source/drain-gebied van dé transistor verder aanwezig is.The method of claim 14, wherein a bit line coupled to another source / drain region of the transistor is further provided. 16. Werkwijze volgens conclusie 14, waarbij de polysiliciumlaag is gedoteerd met een doteermiddel.The method of claim 14, wherein the polysilicon layer is doped with a dopant. 17. Werkwijze volgens conclusie 14, waarbij de polysiliciumlaag een dikte van circa ÏOOOA tot ΙΟΟΟΟΑ heeft.The method of claim 14, wherein the polysilicon layer has a thickness of about 100 to O. 18. Werkwijze volgens conclusie 14, waarbij de siliciumnitridelaag door nat etsen wordt verwijderd.The method of claim 14, wherein the silicon nitride layer is removed by wet etching. 19. Werkwijze volgens conclusie 18, waarbij het nat etsen wordt uitgevoerd door gebruik te maken van fosforzuur.The method of claim 18, wherein the wet etching is performed using phosphoric acid. 20. Werkwijze volgens conclusie 14, waarbij de siliciumnitridelaag een dikte van 30 circa 50 A tot 1000A heeft.The method of claim 14, wherein the silicon nitride layer has a thickness of about 50 Å to 1000 Å. 21. Werkwijze volgens conclusie 14, waarbij het deel van de fotolaklaag wordt verwijderd door een plasmaproces in een zuurstofomgeving. «i f : '' .< ,·? . : u . » · · ·,·:The method of claim 14, wherein the portion of the photoresist layer is removed by a plasma process in an oxygen environment. «I f: ''. <, ·? . : u. »· · ·, ·: 22. Werkwijze volgens conclusie 14, waarbij de siliciumoxidelaag wordt gevormd door thermische oxidatie.The method of claim 14, wherein the silicon oxide layer is formed by thermal oxidation. 23. Werkwijze volgens conclusie 14, waarbij de siliciumoxidelaag een dikte van circa 100 A tot 3000A heeft.The method of claim 14, wherein the silicon oxide layer has a thickness of about 100 Å to 3000 Å. 24. Werkwijze volgens conclusie 14, waarbij de tweede geleidende laag een gedoteerde polysiliciumlaag omvat.The method of claim 14, wherein the second conductive layer comprises a doped polysilicon layer.
NL1010099A 1998-09-15 1998-09-15 DRAM capacitor manufacture, by forming crown structure using photocurable layer, then applying HSG silicon, dielectric and conductive layers NL1010099C2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
NL1010099A NL1010099C2 (en) 1998-09-15 1998-09-15 DRAM capacitor manufacture, by forming crown structure using photocurable layer, then applying HSG silicon, dielectric and conductive layers

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL1010099 1998-09-15
NL1010099A NL1010099C2 (en) 1998-09-15 1998-09-15 DRAM capacitor manufacture, by forming crown structure using photocurable layer, then applying HSG silicon, dielectric and conductive layers

Publications (1)

Publication Number Publication Date
NL1010099C2 true NL1010099C2 (en) 2000-03-17

Family

ID=19767821

Family Applications (1)

Application Number Title Priority Date Filing Date
NL1010099A NL1010099C2 (en) 1998-09-15 1998-09-15 DRAM capacitor manufacture, by forming crown structure using photocurable layer, then applying HSG silicon, dielectric and conductive layers

Country Status (1)

Country Link
NL (1) NL1010099C2 (en)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5552334A (en) * 1996-01-22 1996-09-03 Vanguard International Semiconductor Company Method for fabricating a Y-shaped capacitor in a DRAM cell
US5650351A (en) * 1996-01-11 1997-07-22 Vanguard International Semiconductor Company Method to form a capacitor having multiple pillars for advanced DRAMS
US5716882A (en) * 1996-10-28 1998-02-10 Vanguard International Semiconductor Corp. Method for forming a DRAM capacitor by forming a trench in a polysilicon layer
US5728617A (en) * 1996-11-12 1998-03-17 Vanguard International Semiconductor Corporation Method for fabricating vertical walled stacked capacitors for dram cells
US5824592A (en) * 1997-12-03 1998-10-20 Vanguard International Semiconductor Corporation Method for forming a stacked capacitor of a DRAM cell

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5650351A (en) * 1996-01-11 1997-07-22 Vanguard International Semiconductor Company Method to form a capacitor having multiple pillars for advanced DRAMS
US5552334A (en) * 1996-01-22 1996-09-03 Vanguard International Semiconductor Company Method for fabricating a Y-shaped capacitor in a DRAM cell
US5716882A (en) * 1996-10-28 1998-02-10 Vanguard International Semiconductor Corp. Method for forming a DRAM capacitor by forming a trench in a polysilicon layer
US5728617A (en) * 1996-11-12 1998-03-17 Vanguard International Semiconductor Corporation Method for fabricating vertical walled stacked capacitors for dram cells
US5824592A (en) * 1997-12-03 1998-10-20 Vanguard International Semiconductor Corporation Method for forming a stacked capacitor of a DRAM cell

Similar Documents

Publication Publication Date Title
US5543346A (en) Method of fabricating a dynamic random access memory stacked capacitor
NL1014455C2 (en) DRAM cell capacitor and its method of manufacture.
US5240871A (en) Corrugated storage contact capacitor and method for forming a corrugated storage contact capacitor
US5956587A (en) Method for crown type capacitor in dynamic random access memory
US5432116A (en) Method for the fabrication of dynamic random access memory capacitor
KR940006587B1 (en) Method of fabricating capacitor for dram cell
US6218296B1 (en) Semiconductor device with pillar-shaped capacitor storage node and method of fabricating the same
KR100219483B1 (en) Fabricating method for capacitor in semiconductor device
US5460690A (en) Manufacturing method for a self-aligned through hole and semiconductor structure
US6228711B1 (en) Method of fabricating dynamic random access memory
KR0151385B1 (en) Semiconductor memory device and its manufacturing method
KR100207462B1 (en) Capacitor fabrication method of semiconductor device
US6177695B1 (en) DRAM using oxide plug in bitline contacts during fabrication
US6001682A (en) Method of fabricating cylinder capacitors
US6184075B1 (en) Method of fabricating interconnect lines and plate electrodes of a storage capacitor in a semiconductor device
NL1010099C2 (en) DRAM capacitor manufacture, by forming crown structure using photocurable layer, then applying HSG silicon, dielectric and conductive layers
US5796649A (en) Dynamic random access memory capacitor and method for fabricating the same
US5989954A (en) Method for forming a cylinder capacitor in the dram process
US6184082B1 (en) Method of fabricating dynamic random access memory
KR100480905B1 (en) Method for manufacturing of semiconductor device
US7736971B2 (en) Semiconductor device and method of fabricating the same
US5658817A (en) Method for fabricating stacked capacitors of semiconductor device
US6150278A (en) Method of fabricating node capacitor for DRAM processes
KR100213211B1 (en) Manufacturing method of large scale integrated memory devices
KR100239450B1 (en) Method for manufacturing of semiconductor device

Legal Events

Date Code Title Description
PD2B A search report has been drawn up
VD1 Lapsed due to non-payment of the annual fee

Effective date: 20090401