NL1008963C2 - Electrostatic discharge (ESD) protection circuit - Google Patents

Electrostatic discharge (ESD) protection circuit Download PDF

Info

Publication number
NL1008963C2
NL1008963C2 NL1008963A NL1008963A NL1008963C2 NL 1008963 C2 NL1008963 C2 NL 1008963C2 NL 1008963 A NL1008963 A NL 1008963A NL 1008963 A NL1008963 A NL 1008963A NL 1008963 C2 NL1008963 C2 NL 1008963C2
Authority
NL
Netherlands
Prior art keywords
nmos transistor
substrate
esd protection
protection circuit
source
Prior art date
Application number
NL1008963A
Other languages
Dutch (nl)
Inventor
Ming-Dou Ker
Tung-Yang Chen
Chung-Yu Wu
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Priority to NL1008963A priority Critical patent/NL1008963C2/en
Application granted granted Critical
Publication of NL1008963C2 publication Critical patent/NL1008963C2/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

The protection circuit has an input stage between an input terminal (IP) and the internal circuit of an integrated circuit. An NMOS transistor (N1) is coupled to the input terminal via its drain terminal, and to earth via its gate terminal, while its source terminal goes to a nodal point, between which and earth is incorporated a resistor (R1). A field oxide component (F1) with a lateral bipolar junction transistor (B1) has its drain terminal coupled to the input terminal with its source terminal going to earth. The field oxide component substrate and the source terminal and substrate of the NMOS transistor are coupled to the nodal point.

Description

Titel: Beveiligingsschakeling tegen elektrostatische ontlading met substraat-triggering voor diep-submicron geïntegreerde schakelingen.Title: Electrostatic discharge protection circuit with substrate triggering for deep submicron integrated circuits.

De uitvinding heeft betrekking op een ESD beveiligingsschakeling die is opgenomen tussen een invoereinde en een inwendige schakeling van een geïntegreerde schakeling die op een substraat wordt gevormd, omvattende: een invoertrap die 5 verbonden is tussen de invoerbaan en de inwendige schakeling van de geïntegreerde schakeling; een FOD (Field Oxide Device) met een parasitaire LBJT (Laterale Bipolaire Junctie Transistor) die daarin is gevormd, waarbij de FOD een afvoer heeft die verbonden is met de invoerbaan en een bron die 10 verbonden is met de aarde; waarbij de parasitaire LBJT een collector heeft die bestaat uit de afvoer van de FOD en een emitter die bestaat uit de bron van de FOD en een basis die bestaat uit het substraat van de FOD; en een weerstand die verbonden is tussen een gemeenschappelijk knooppunt en de 15 aarde.The invention relates to an ESD protection circuit included between an input end and an integrated circuit internal circuit formed on a substrate, comprising: an input stage connected between the input circuit and the integrated circuit internal circuit; a FOD (Field Oxide Device) with a parasitic LBJT (Lateral Bipolar Junction Transistor) formed therein, the FOD having a drain connected to the input path and a source connected to ground; wherein the parasitic LBJT has a collector consisting of the drain of the FOD and an emitter consisting of the source of the FOD and a base consisting of the substrate of the FOD; and a resistor connected between a common node and the ground.

Een dergelijke schakeling is bekend uit de publicatie van Chau-Neng Wu et al.: "ESD Protection for output pad with well-coupled field-oxide device in 0,5-mum CMOS -technologie", IEEE Transaction on electron devices, deel 44, nr. 3, Maart 20 1997, biz. 503-505. Beschreven wordt een beveiligings schakeling tegen elektrostatische ontlading (ESD: Electro Static Discharge) met substraat-triggering voor gebruik op een diep-submicron geïntegreerde schakeling voor ESD beveiliging van de inwendige schakeling ervan tegen ESD 25 spanningen. Elektrostatische ontlading is bij de vervaardiging van geïntegreerde schakelingen een zeer belangrijk probleem dat schade kan toebrengen aan de inwendige schakeling van de geïntegreerde schakelingen. Een algemene beschrijving van dit probleem zal worden gegeven 30 in het volgende onder verwijzing naar fig. 1-3.Such a circuit is known from the publication of Chau-Neng Wu et al .: "ESD Protection for output pad with well-coupled field-oxide device in 0.5-mum CMOS technology", IEEE Transaction on electron devices, part 44 , no. 3, March 20 1997, biz. 503-505. It describes a protection circuit against electrostatic discharge (ESD: Electro Static Discharge) with substrate triggering for use on a deep submicron integrated circuit for ESD protection of its internal circuit against ESD 25 voltages. Electrostatic discharge is a very important problem in the manufacture of integrated circuits, which can damage the internal circuitry of the integrated circuits. A general description of this problem will be given in the following with reference to Figs. 1-3.

Fig. 1 is een schematisch schakelschema van een gebruikelijke ESD beveiligingsschakeling die verbonden is met de ingangstrap 10 van de inwendige schakeling van een geïntegreerde schakeling. Zoals getoond is een ESDFig. 1 is a schematic circuit diagram of a conventional ESD protection circuit connected to the internal circuit input stage 10 of an integrated circuit. As shown is an ESD

1008963 2 beveiligingsschakeling, die een veldoxide-inrichting (FOD: Field Oxide Device) FI, een weerstand R1, en een poort-geaarde NMOS transistor NI bevat, opgenomen tussen een invoerbaan IP en de invoertrap 10 (die een CMOS inrichting is 5 die een paar serieel verbonden PMOS en NMOS transistoren bevat). De FOD F1 heeft een afvoer die verbonden is met de invoerbaan IP en een bron die verbonden is met de aarde Vss.1008963 2 protection circuit, which includes a field oxide device (FOD: Field Oxide Device) FI, a resistor R1, and a gate-grounded NMOS transistor NI, included between an input path IP and the input stage 10 (which is a CMOS device 5 which is a pair of serially connected PMOS and NMOS transistors). The FOD F1 has a drain connected to the input path IP and a source connected to the ground Vss.

De weerstand R1 is verbonden tussen de invoerbaan IP en de invoertrap 10. De NMOS transistor NI heeft een afvoer die 10 verbonden is met het knooppunt tussen de weerstand R1 en de invoertrap 10, een bron die verbonden is met de aarde VSB en een poort die verbonden is met de bron en samen wordt verbonden met de aarde Vss. Wanneer een overspanning die te wijten is aan ESD wordt aangelegd aan de invoerbaan IP zal 15 deze via de weerstand R1 gaan naar het poortoxide van de gepaarde PMOS en NMOS transistor in de invoertrap 10. Om de overspanning over het poortoxide te onderdrukken wordt de poort-geaarde NMOS transistor R1 op specifieke wijze ontworpen om te werken in zijn doorslagmode, zodat de ESD 20 stroom kan worden omgeleid naar de aarde Vss.The resistor R1 is connected between the input path IP and the input stage 10. The NMOS transistor NI has a drain connected to the node between the resistor R1 and the input stage 10, a source connected to the ground VSB and a gate connected to the source and connected together to the earth Vss. When an overvoltage due to ESD is applied to the input path IP, it will pass through the resistor R1 to the gate oxide of the paired PMOS and NMOS transistor in the input stage 10. To suppress the overvoltage across the gate oxide, the gate grounded NMOS transistor R1 specifically designed to operate in its breakdown mode so that the ESD 20 current can be diverted to ground Vss.

Daar echter de halfgeleidervervaardingstechnologie voortgang heeft gemaakt tot het diep-submicronniveau van integratie is de gebruikelijke ESD beveiligingsschakeling niet langer geschikt om te voorzien in een toereikende ESD 25 robuustheid. In dat geval zal namelijk het poortoxide worden uitgevoerd met een zeer dunne dikte voor een werking bij hoge snelheid en lage spanning. Deze dunne dikte zal teweegbrengen dat de doorslagspanning van het poortoxide in de invoertrap 10 significant wordt verlaagd. In dit geval moet, om de ESD 30 beveiligingsschakeling desalniettemin effectief te laten ; zijn, de doorslagspanning van de poort-geaarde NMOSHowever, as semiconductor fabrication technology has progressed to the deep submicron level of integration, the conventional ESD protection circuit is no longer suitable to provide adequate ESD 25 robustness. Namely, in that case, the gate oxide will be made with a very thin thickness for high speed and low voltage operation. This thin thickness will cause the breakdown voltage of the gate oxide in the input stage 10 to be significantly reduced. In this case, in order for the ESD 30 protection circuit to be effective nevertheless; are the breakdown voltage of the gate-grounded NMOS

transistor NI lager zijn dan de doorslagspanning van het poortoxide in de invoertrap 10. Om dit echter te bereiken ! moet de kanaallengte van de poort-geaarde NMOS transistor NItransistor NI are lower than the breakdown voltage of the gate oxide in the input stage 10. However, to achieve this! should be the channel length of the gate-grounded NMOS transistor NI

35 zo kort mogelijk zijn om de gewenste lage doorslagspanning te : verschaffen. Een korte kanaallengte zal vervolgens echter op 1008963 3 onwenselijke wijze de poort-geaarde NMOS transistor NI minder weerstand laten bieden aan een hoge ESD spanning. Het voorzien in de weerstand R1 is een oplossing voor dit probleem doordat dit de ESD stroom kan reduceren die vloeit 5 door de poort-geaarde NMOS transistor NI. Hoe groter de weerstandswaarde van de weerstand Rl, des te beter kan de weerstand Rl de ESD stroom onderdrukken die vloeit door de poort-geaarde NMOS transistor NI. Een grote weerstandswaarde voor de weerstand Rl zal echter op onwenselijke wijze een 10 aanzienlijke tijdsvertraging veroorzaken voor het signaal dat wordt overgedragen vanuit de invoerbaan IP tot de invoertrap 10 van de bijbehorende geïntegreerde schakeling hetgeen een achteruitgang veroorzaakt in de prestaties van deze geïntegreerde schakeling. Uit de voorgaande beschrijving zal 15 het duidelijk zijn dat het gebruik van de ESD beveiligings-schakeling van fig. 1 in een IC een aantal compromissen noodzakelijk maakt bij het ontwerp van deze ESD beveiligings-schakeling.35 be as short as possible to provide the desired low breakdown voltage. However, a short channel length will undesirably cause the gate-grounded NMOS transistor N1 to resist less high ESD voltage in an undesirable manner. Providing the resistor R1 is a solution to this problem in that it can reduce the ESD current flowing through the gate-grounded NMOS transistor N1. The larger the resistance value of the resistor R1, the better the resistor R1 can suppress the ESD current flowing through the gate-grounded NMOS transistor N1. However, a large resistance value for the resistor R1 will undesirably cause a significant time delay for the signal transferred from the input path IP to the input stage 10 of the associated integrated circuit causing a deterioration in the performance of this integrated circuit. From the foregoing description, it will be apparent that the use of the ESD protection circuit of Figure 1 in an IC necessitates a number of compromises in the design of this ESD protection circuit.

In de schakeling van fig. 1 wordt de FOD F1 gebruikt 20 om de ESD stroom in de invoerbaan IP op te nemen. Deze FOD F1 wordt uitgevoerd zonder een LDD (Lightly Doped Drain: licht-gedoopte afvoer) structuur, zodat deze een hogere sterkte heeft om weerstand te bieden aan de ESD stroom dan de poort-geaarde NMOS transistor NI. Indien in de praktijk de FOD F1 25 wordt vervaardigd door middel van de 0,5 Hm CMOS technologie, zou deze tweemaal groter zijn in ESD robuustheid dan de poort-geaarde NMOS transistor NI die hetzelfde indelings-gebied heeft. Indien de FOD F1 wordt uitgevoerd met een lange kanaallengte kan deze een hogere doorslagspanning hebben dan 30 de poort-geaarde NMOS transistor NI. De doorslagspanning van de FOD F1 kan derhalve vrijwel gelijk zijn aan of groter zijn dan de doorslagspanning van het poortoxide in de invoertrap 10. Derhalve kan de combinatie van de FOD F1 met de poort-geaarde NMOS transistor NI voorzien in een ESD beveiligings-35 capaciteit voor de invoertrap 10 van de geïntegreerde schakeling.In the circuit of Figure 1, the FOD F1 is used to pick up the ESD current in the input path IP. This FOD F1 runs without an LDD (Lightly Doped Drain) structure, so it has a higher strength to resist the ESD current than the gate-grounded NMOS transistor NI. In practice, if the FOD F1 25 is fabricated using the 0.5 Hm CMOS technology, it would be twice greater in ESD robustness than the gate-grounded NMOS transistor NI having the same layout region. If the FOD F1 is of long channel length it may have a breakdown voltage higher than the gate-grounded NMOS transistor N1. Therefore, the breakdown voltage of the FOD F1 can be substantially equal to or greater than the breakdown voltage of the gate oxide in the input stage 10. Therefore, the combination of the FOD F1 with the gate-grounded NMOS transistor NI can provide an ESD protection capability. for the input stage 10 of the integrated circuit.

1008963 41008963 4

Uit recente onderzoeken is gebleken dat de voor-spanning die wordt aangelegd aan het substraat van de geïntegreerde schakeling kan worden gebruikt om de ESD robuustheid te verhogen. Fig. 2 is een grafiek en toont de 5 verschillende IDS (drain-to-source current: afvoer-bronstroom) versus VDS (drain-to-source voltage: afvoer-bronspanning) karakteristieken van FOD F1 en de poort-geaarde NMOS transistor NI in de schakeling van fig. 1, wanneer wordt gewerkt in de doorslagmode voor verschillende substraat-10 voorspanningen. Zoals getoond, is de lijn die wordt aangegeven door het verwij zingscijfer 20 de IDS-VDS karakteristiek van de poort-geaarde NMOS transistor NI wanneer het substraat ervan een voorspanning heeft bij 0 Volt, en een tweede doorslagpunt heeft zoals weergegeven 15 door het verwijzingscijfer 21; de lijn die wordt aangegeven door het verwi j zingsci j fer 22 is de IDS-VDS karakteristiek van de FOD F1 wanneer het substraat ervan een voorspanning heeft bij 0 Volt, en een tweede doorslagpunt heeft zoals weergegeven door het verwijzingscijfer 23; en de lijn die 20 wordt aangegeven door het verwij zingscij fer 24 is de IDS-VDS karakteristiek van de FOD F1 wanneer het substraat ervan wordt voorzien van een voorspanning van 0,8 Volt en een tweede doorslagpunt heeft zoals weergegeven door het verwi j zingsci j fer 25. Het zal duidelijk zijn uit de karak-25 teristiek-lijnen van fig. 2 dat de positie van de tweede doorslagpunten van de FOD F1 en poort-geaarde NMOS transistor NI kan worden beïnvloed door de aangelegde substraat-voorspanning.Recent studies have shown that the bias voltage applied to the integrated circuit substrate can be used to increase ESD robustness. Fig. 2 is a graph showing the 5 different IDS (drain-to-source current: drain-source current) versus VDS (drain-to-source voltage: drain-source voltage) characteristics of FOD F1 and the gate-grounded NMOS transistor NI in the circuit of FIG. 1 when operating in the breakdown mode for different substrate-10 biases. As shown, the line indicated by reference numeral 20 is the IDS-VDS characteristic of the gate-grounded NMOS transistor NI when its substrate has a bias voltage at 0 Volts, and has a second breakdown point as represented by reference numeral 21 ; the line indicated by the reference digit 22 is the IDS-VDS characteristic of the FOD F1 when its substrate has a bias voltage at 0 Volts, and has a second breakdown point as indicated by the reference numeral 23; and the line 20 indicated by the reference numeral 24 is the IDS-VDS characteristic of the FOD F1 when its substrate is supplied with a 0.8 Volt bias voltage and has a second breakdown point as shown by the reference ci No. 25. It will be apparent from the characterization lines of Figure 2 that the position of the second breakdown points of the FOD F1 and gate-grounded NMOS transistor N1 may be affected by the applied substrate bias.

De ESD robuustheid van de FOD kan worden getaxeerd 30 door het verkrijgen van de betrekking tussen de tweede doorslagstroom It2 en de substraatvoorspanning VSB. Fig. 3 is een grafiek, waarin de dichte cirkels de It2-VSB karakteristiek weergeven van de FOD FI in fig. 1, wanneer deze wordt vervaardigd door 0,5 μτη CMOS technologie en het witte 35 vierkant geeft de Ic2-VSB karakteristiek weer van de poort-geaarde NMOS transistor NI in fig. 1. De waarde van It2 in 1008963 5 elke eenheidsbreedte van het kanaal in de FOD F1 kan worden verhoogd door een instelling in de doorlaat-voorspanning naar het substraat. Uit fig. 2 en 3 kan men zien dat de waarde van It2 in de NMOS transistor NI met een 0 Volt substraat-5 voorspanning ongeveer 4,8 mA/μπι is. Voor de FOD F1 is, wanneer een 0 Volt voorspanning wordt aangelegd aan het substraat ervan de waarde van It2 daarin ongeveer 9,0 ιηΑ/μτη; en wanneer een 0,8 Volt voorspanning wordt aangelegd zal de waarde van It2 daarin stijgen tot ongeveer 18,2 ηιΑ/μπι, hetgeen 10 viermaal groter is dan die van de poort-geaarde NMOS transistor NI met een 0 Volt substraatvoorspanning en tweemaal groter dan die van de FOD wanneer deze wordt voorzien van een 0,8 Volt substraatvoorspanning.The ESD robustness of the FOD can be estimated by obtaining the relationship between the second breakdown current It2 and the substrate bias VSB. Fig. 3 is a graph in which solid circles represent the It2-VSB characteristic of the FOD FI in Fig. 1, when manufactured by 0.5 μτη CMOS technology and the white square represents the Ic2-VSB characteristic of the gate -grounded NMOS transistor N1 in Figure 1. The value of It2 in 1008963 each unit width of the channel in the FOD F1 can be increased by setting the forward bias to the substrate. It can be seen from Figures 2 and 3 that the value of It2 in the NMOS transistor NI with a 0 Volt substrate-5 bias voltage is about 4.8 mA / μπι. For the FOD F1, when a 0 Volt bias is applied to its substrate, the value of It2 therein is about 9.0 ιηΑ / μτη; and when a 0.8 Volt bias is applied, the value of It2 therein will rise to about 18.2 ηιΑ / μπι, which is four times greater than that of the gate-grounded NMOS transistor NI with a 0 Volt substrate bias and twice greater than that of the FPS when it is supplied with a 0.8 Volt substrate bias.

De ESD robuustheid van een ESD beveiligingsschakeling 15 is in wezen evenredig met de waarde van de tweede doorslag-stroom It2. Ruwweg is de ESD robuustheid van de ESD beveiligingsschakeling in de mode van het menselijk lichaam (HBM: Human Body Mode) ongeveer gelijk aan de vermenigvuldiging van de waarde van de tweede doorslagstroom met de 20 waarde van de standaard ontladingsweerstand in HBM, dat wil zeggen 1500 Ω. Indien derhalve het substraat van de FOD wordt voorzien van een geschikte voorspanning kan deze een betrekkelijk hoge ESD robuustheid verschaffen met slechts een klein indelingsoppervlak op de geïntegreerde schakeling.The ESD robustness of an ESD protection circuit 15 is essentially proportional to the value of the second breakdown current It2. Roughly, the ESD robustness of the ESD protection circuit in the human body mode (HBM: Human Body Mode) is approximately equal to the multiplication of the value of the second breakdown current by the value of the standard discharge resistance in HBM, ie 1500 Ω. Therefore, if the substrate of the FOD is supplied with a suitable bias, it can provide a relatively high ESD robustness with only a small layout area on the integrated circuit.

25 Het is derhalve een doel van de onderhavige uitvinding om te voorzien in een ESD beveiligingsschakeling met substraat-triggering die in het bijzonder is ontworpen voor gebruik op een diep-submicron geïntegreerde schakeling om te voorzien in een hoog ESD beveiligingsvermogen.It is therefore an object of the present invention to provide an ESD protection circuit with substrate triggering which is specifically designed for use on a deep submicron integrated circuit to provide a high ESD protection capability.

30 Het is een ander doel van de uitvinding om te voorzien in een ESD beveiligingsschakeling met subtraat-triggering die kan worden gebruikt in een geïntegreerde schakeling die is vervaardigd door de CMOS technologie zonder dat het gebruik van additionele processen is vereist om te voorzien in het 35 gewenste ESD beveiligingsvermogen.It is another object of the invention to provide an ESD protection circuit with substrate triggering that can be used in an integrated circuit manufactured by the CMOS technology without the use of additional processes to provide it. desired ESD protection capability.

1008963 61008963 6

In overeenstemming met de voorgaande en andere doeleinden van de onderhavige uitvinding is voorzien in een ESD beveiligingsschakeling met substraat-triggering voor gebruik op diep-submicron geïntegreerde schakelingen.In accordance with the foregoing and other purposes of the present invention, an ESD protection circuit with substrate triggering is provided for use on deep submicron integrated circuits.

5 In een aspect van de uitvinding wordt een ESDIn one aspect of the invention, an ESD

beveiligingsschakeling volgens de aanhef verschaft, waarbij de ESD beveiligingsschakeling verder een NMOS transistor omvat, met een afvoer die verbonden is met de invoerbaan, een poort die verbonden is met de aarde en een bron die verbonden 10 is met het gemeenschappelijk knooppunt; terwijl het substraat van de FOD en de bron en het substraat van de NMOS transistor samen zijn verbonden met het gemeenschappelijk knooppunt.the protective circuit according to the preamble, wherein the ESD protection circuit further comprises an NMOS transistor having a drain connected to the input path, a gate connected to ground and a source connected to the common node; while the substrate of the FOD and the source and substrate of the NMOS transistor are connected together to the common node.

In een ander aspect van de uitvinding omvat de ESD beveiligingsschakeling de volgende hoofdbestanddelen: 15 (a) een invoertrap die verbonden is tussen de invoerbaan en de inwendige schakeling van de geïntegreerde schakeling; (b) een eerste NMOS transistor met een afvoer die verbonden is met de invoerbaan, een poort die verbonden is 20 met de aarde, en een bron die verbonden is met een gemeenschappelijk knooppunt, en waarbij het substraat van de eerste NMOS transistor is verbonden met het gemeenschappelijk knooppunt; (c) een weerstand die verbonden is tussen het 25 gemeenschappelijk knooppunt en de aarde; en (d) een tweede NMOS transistor met een parasitaire LBJT daarin gevormd, waarbij de tweede NMOS transistor een afvoer heeft die verbonden is met de invoerbaan, een bron die verbonden is met de aarde en een poort die verbonden is met 30 de aarde.In another aspect of the invention, the ESD protection circuit comprises the following major components: (a) an input stage connected between the input path and the integrated circuit internal circuit; (b) a first NMOS transistor having a drain connected to the input path, a gate connected to ground, and a source connected to a common node, and the substrate of the first NMOS transistor connected to the common node; (c) a resistor connected between the common node and the earth; and (d) a second NMOS transistor with a parasitic LBJT formed therein, the second NMOS transistor having a drain connected to the input path, a source connected to ground and a gate connected to ground.

In de bovengenoemde ESD beveiligingsschakeling zijn ! het substraat van de tweede NMOS transistor en de bron en het substraat van de eerste NMOS transistor samen verbonden met het gemeenschappelijk knooppunt; en de parasitaire LBJT heeft 35 een collector die bestaat uit de afvoer van de tweede NMOS transistor en een emitter die bestaat uit de bron van de 1008963 7 tweede NMOS transistor en een basis die bestaat uit het substraat van de tweede NMOS transistor.In the above ESD protection circuit! the substrate of the second NMOS transistor and the source and the substrate of the first NMOS transistor connected together to the common node; and the parasitic LBJT has a collector consisting of the drain of the second NMOS transistor and an emitter consisting of the source of the 1008963 7 second NMOS transistor and a base consisting of the substrate of the second NMOS transistor.

In nog een ander aspect van de uitvinding omvat de ESD beveiligingsschakeling de volgende hoofdbestanddelen: 5 (a) een invoertrap die verbonden is tussen de invoerbaan en de inwendige schakeling van de geïntegreerde schakeling; (b) een eerste NMOS transistor met een kanaal van een eerste halfgeleidertype, waarbij de eerste NMOS transistor 10 voorts een afvoer heeft die verbonden is met de invoerbaan, een poort die verbonden is met een voorspanningspunt, en een bron die verbonden is met een gemeenschappelijk knooppunt, en waarbij het substraat van de eerste NMOS transistor is verbonden met het gemeenschappelijk knooppunt,-15 (c) een weerstand die verbonden is tussen het gemeenschappelijk knooppunt en het weerspanningspunt; en (d) een tweede NMOS transistor met een kanaal van het eerste halfgeleidertype, waarbij de tweede NMOS transistor voorts een parasitaire LBJT heeft gevormd, en waarbij de 20 tweede NMOS transistor een afvoer heeft die verbonden is met de invoerbaan, een bron die verbonden is met het voor-spanningspunt, en een poort die verbonden is met het voorspanningspunt.In yet another aspect of the invention, the ESD protection circuit comprises the following main components: (a) an input stage connected between the input path and the integrated circuit internal circuit; (b) a first NMOS transistor having a channel of a first semiconductor type, the first NMOS transistor 10 further having a drain connected to the input path, a gate connected to a bias point, and a source connected to a common node, and wherein the substrate of the first NMOS transistor is connected to the common node, -15 (c) a resistor connected between the common node and the bias point; and (d) a second NMOS transistor having a channel of the first semiconductor type, the second NMOS transistor further forming a parasitic LBJT, and the second NMOS transistor having a drain connected to the input path, a source connected to the bias point, and a gate connected to the bias point.

In de bovengenoemde ESD beveiligingsschakeling, zijn 25 het substraat van de tweede NMOS transistor en de bron en het substraat van de eerste NMOS transistor samen verbonden met het gemeenschappelijk knooppunt; en heeft de parasitaire LBJT een collector die bestaat uit de afvoer van de tweede NMOS transistor en een emitter die bestaat uit de bron van de 30 tweede NMOS transistor, en een basis die bestaat uit het substraat van de tweede NMOS transistor.In the above ESD protection circuit, the substrate of the second NMOS transistor and the source and substrate of the first NMOS transistor are connected together to the common node; and the parasitic LBJT has a collector consisting of the drain of the second NMOS transistor and an emitter consisting of the source of the second NMOS transistor, and a base consisting of the substrate of the second NMOS transistor.

De uitvinding voorziet in een ESD beveiligingsschakeling die wordt gekenmerkt, doordat een substraat-triggering-werkwijze een parasitaire LBJT in de ESD 35 beveiligingsschakeling triggert om de tweede doorslagstroom te laten toenemen voor een verhoogde ESD beveiliging. Voorts 100896$ 8 wordt de ESD beveiligingsschakeling volgens de uitvinden gekenmerkt doordat deze gebruik kan maken van een lage triggering spanning voor ESD beveiliging terwijl desalniettemin wordt voorzien in een verhoogde ESD beveili-5 ging voor de diep-submicron geïntegreerde schakeling.The invention provides an ESD protection circuit which is characterized in that a substrate triggering method triggers a parasitic LBJT in the ESD 35 protection circuit to increase the second breakdown current for increased ESD protection. Further, 100896 $ 8, the ESD protection circuit according to the invention is characterized in that it can use a low triggering voltage for ESD protection while nonetheless providing increased ESD protection for the deep submicron integrated circuit.

Bovendien wordt de ESD beveiligingsschakeling volgens de uitvinding gekenmerkt, doordat een N-bronstructuur in het substraat aanwezig is, waarop de ESD beveiligingsschakeling en de bijbehorende diep-submicron geïntegreerde schakeling 10 worden gevormd om ESD beveiliging te verhogen.In addition, the ESD protection circuit according to the invention is characterized in that an N-source structure is present in the substrate, on which the ESD protection circuit and the associated deep submicron integrated circuit 10 are formed to enhance ESD protection.

De ESD-beveiliging die in de publicatie van Chau-Neng Wu et al. wordt een beschreven, heeft slechts één FOD. De enige weg waardoor de ontladingsstroom wordt ontladen is door het FOD. In de ESD-schakeling volgens de uitvinding kan de 15 ontladingsstroom via twee banen ontladen, waarbij de FOD daar één van is, en waarbij de andere de baan is, waarin de NMOS transistor, met het substraat verbonden met het substraat van de FOD, is opgenomen.The ESD security described in the Chau-Neng Wu et al. Publication has only one FPS. The only way through which the discharge current is discharged is through the FPS. In the ESD circuit according to the invention, the discharge current can discharge via two paths, the FOD being one of them, and the other being the path in which the NMOS transistor, with the substrate connected to the substrate of the FOD, is included.

Verder wordt in de Amerikaanse aanvrage US-A-5.543.650 20 een ESD-beveiliging geopenbaard, waarin een PNP transistor een LBTJ heeft die verbonden is met de substraten van voorgeschakelde transistoren; in deze schakeling is echter geen weerstand tussen de PNP-transistor en de aarde.Furthermore, US-A-5,543,650 discloses an ESD protection, in which a PNP transistor has an LBTJ connected to the substrates of upstream transistors; however, in this circuit there is no resistance between the PNP transistor and ground.

De uitvinding zal nu duidelijker worden door het lezen I 25 van de volgende gedetailleerde beschrijving van de ‘ voorkeursuitvoeringsvormen onder verwijzing naar de begeleidende tekeningen, waarin: fig. 1 een schematisch schakelschema is van een gebruikelijke ESD beveiligingsschakeling; 30 fig. 2 een grafiek is die de verschillende IDS (drain-The invention will now become more apparent by reading the following detailed description of the preferred embodiments with reference to the accompanying drawings, in which: Fig. 1 is a schematic circuit diagram of a conventional ESD protection circuit; Fig. 2 is a graph showing the different IDS (drain-

to-source current: afvoer-bronstroom) versus VDSto-source current: discharge-source current) versus VDS

1008963 9 (drain-to-source voltage: afvoer-bronspanning) karakteristieken van een FOD en een NMOS transistor die worden gebruikt in de gebruikelijke ESD beveiligingsschakeling van fig. l;1008963 9 (drain-to-source voltage) characteristics of an FOD and an NMOS transistor used in the conventional ESD protection circuit of Figure 1;

5 fig· 3 een grafiek is die de It2 versus VSBFig. 3 is a graph showing the It2 versus VSB

karakteristieken toont van een FOD die vervaardigd is door 0,5 μπι CMOS technologie; fig. 4 een schematisch schakelschema is van een eerste voorkeursuitvoeringsvorm van de ESD beveiligings-10 schakeling volgens de uitvinding; fig. 5 een schematische dwarsdoorsnede is van een eerste uitvoering van de ESD beveiligingsschakeling van fig. 4 in het substraat van een diep-submicron geïntegreerde schakeling; 15 fig. 6 een schematische doorsnede is van een tweede uitvoering van de ESD beveiligingsschakeling van fig. 4 in het substraat van een diep-submicron geïntegreerde schakeling; fig. 7 een schematisch schakelschema is van een 20 tweede voorkeursuitvoering van de ESD beveiligingsschakeling volgens de uitvinding; fig. 8 een schematische doorsnede is van een eerste uitvoering van de ESD beveiligingsschakeling van fig. 7 in het substraat van een diep-submicron geïntegreerde 25 schakeling; fig. 9 een schematische doorsnede is van een tweede uitvoering van de ESD beveiligingsschakeling van fig. 7 in het substraat van een diep-submicron geïntegreerde schakeling; 30 fig. 10 een schematisch schakelschema is van een derde voorkeursuitvoeringsvorm van de ESD beveiligingsschakeling volgens de uitvinding; fig. 11 een grafiek is die de IDS (drain-to-source current: afvoer-bronstroom) versus VDS (drain-to-source 35 voltage: afvoer-bronspanning) karakteristiek toont van deshows characteristics of an FPS manufactured by 0.5 μπι CMOS technology; Fig. 4 is a schematic circuit diagram of a first preferred embodiment of the ESD protection circuit according to the invention; FIG. 5 is a schematic cross section of a first embodiment of the ESD protection circuit of FIG. 4 in the substrate of a deep submicron integrated circuit; FIG. 6 is a schematic sectional view of a second embodiment of the ESD protection circuit of FIG. 4 in the substrate of a deep submicron integrated circuit; Fig. 7 is a schematic circuit diagram of a second preferred embodiment of the ESD protection circuit according to the invention; FIG. 8 is a schematic sectional view of a first embodiment of the ESD protection circuit of FIG. 7 integrated into the substrate of a deep submicron circuit; FIG. 9 is a schematic sectional view of a second embodiment of the ESD protection circuit of FIG. 7 in the substrate of a deep submicron integrated circuit; Fig. 10 is a schematic circuit diagram of a third preferred embodiment of the ESD protection circuit according to the invention; Fig. 11 is a graph showing the IDS (drain-to-source current: drain-to-source current) versus VDS (drain-to-source 35 voltage: drain-source voltage) characteristic of

•5 A -· " ' O• 5 A - "" O

f 'O v ' 10 poort-geaarde NMOS transistor NI die wordt gebruikt in de ESD beveiligingsschakeling van de uitvinding; fig. 12 een grafiek is die de I-V (stroom versus spanning) karakteristiek toont van een weerstand R1 die 5 wordt gebruikt in de ESD beveiligingsschakeling van de uitvinding; fig. 13 een grafiek is die de Ic (collectorstroom) versus VCE (collector-emitter-stroom) karakteristiek toont van de parasitaire LBJT in de ESD beveiligingsschakeling 10 van de uitvinding; en fig. 14 een grafiek is die de totale verschillende I-V (stroom versus spanning) karakteristieken toont van de ESD beveiligingsschakeling van de uitvinding.f 'O v' 10 gate-grounded NMOS transistor NI used in the ESD protection circuit of the invention; Fig. 12 is a graph showing the I-V (current versus voltage) characteristic of a resistor R1 used in the ESD protection circuit of the invention; Fig. 13 is a graph showing the Ic (collector current) versus VCE (collector-emitter current) characteristic of the parasitic LBJT in the ESD protection circuit 10 of the invention; and FIG. 14 is a graph showing the totally different I-V (current versus voltage) characteristics of the ESD protection circuit of the invention.

15 GEDETAILLEERDE BESCHRIJVING VAN VOORKEURSUITVOERINGSVORMEN15 DETAILED DESCRIPTION OF PREFERRED EMBODIMENTS

Eerste uitvoeringsvormFirst embodiment

Fig. 4 is een schematisch schakelschema van een eerste voorkeursuitvoeringsvorm van de ESD beveiligingsschakeling 20 volgens de uitvinding die wordt gekenmerkt door het gebruik van een substraat-triggering eigenschap om te voorzien in een ESD beveiliging voor de inwendige keten 40 van een diep-submicron geïntegreerde schakeling. Zoals getoond is de ESD beveiligingsschakeling van de uitvinding opgenomen tussen een 25 invoerbaan IP en de invoertrap 10 van de inwendige schakeling 40 van de geïntegreerde keten. Deze ESD beveiligingsschakeling omvat een poort-geaarde NMOS transistor NI met kort kanaal, een weerstand R1 en een veldoxide-inrichting (FOD) F1. De NMOS transistor NI heeft een afvoer die ver-30 bonden is met de invoerbaan IP, een poort die verbonden is met de aarde en een bron die verbonden is met één uiteinde van de weerstand R1 die het andere einde ervan heeft verbonden met de aarde Vss. De FOD F1 heeft een afvoer die verbonden is met de invoerbaan IP en een bron die verbonden 35 is met de aarde Vss. De invoertrap 10 is een CMOS schakeling bestaande uit een PMOS transistor en een NMOS transistor, die 4 C* >·'· 'Fig. 4 is a schematic circuit diagram of a first preferred embodiment of the ESD protection circuit 20 of the invention characterized by using a substrate triggering feature to provide an ESD protection for the inner circuit 40 of a deep submicron integrated circuit. As shown, the ESD protection circuit of the invention is included between an input path IP and the input stage 10 of the integrated circuit internal circuit 40. This ESD protection circuit includes a short-channel gate-grounded NMOS transistor NI, a resistor R1 and a field oxide device (FOD) F1. The NMOS transistor N1 has a drain connected to the input path IP, a gate connected to ground and a source connected to one end of the resistor R1 which has its other end connected to ground Vss . The FOD F1 has a drain connected to the input path IP and a source connected to the ground Vss. The input stage 10 is a CMOS circuit consisting of a PMOS transistor and an NMOS transistor, comprising 4 C *> · '·'

? . J? . J

11 verbonden is tussen een stelselspanning VDD en de aarde Vss.11 is connected between a system voltage VDD and the ground Vss.

De FOD F1 heeft een parasitaire laterale bipolaire junctie transistor (LBJT) BI daarin gevormd, die gestreept is getekend naast de FOD FI in fig. 4. Zowel de bron als het 5 substraat van de NMOS transistor NI zijn verbonden met het substraat van de FOD F1. De parasitaire LBJT BI heeft een collector die bestaat uit de afvoer van de FOD Fl, een emitter die bestaat uit de bron van de FOD Fl, en een basis die bestaat uit het substraat van de FOD Fl. Voorts is de 10 basis van de parasitaire LBJT BI verbonden met het knooppunt tussen de weerstand R1 en de bron van de NMOS transistor NI.The FOD F1 has a parasitic lateral bipolar junction transistor (LBJT) B1 formed therein, which is drawn in dash next to the FOD FI in Fig. 4. Both the source and the substrate of the NMOS transistor N1 are connected to the substrate of the FOD F1. The parasitic LBJT BI has a collector consisting of the drain of the FOD Fl, an emitter consisting of the source of the FOD Fl, and a base consisting of the substrate of the FOD Fl. Furthermore, the base of the parasitic LBJT B1 is connected to the node between the resistor R1 and the source of the NMOS transistor N1.

In de stand der techniek van fig. 1 zal de FOD Fl worden getriggerd (geschakeld naar een geleidende toestand) door een terugspringdoorslag van de afvoer daarin op te 15 wekken. Bij de uitvinding volgens fig. 4 zal de FOD Fl worden getriggerd door het eerst instellen van een geschikte doorlaatspanning op de basis-emitterjunctie van de parasitaire LBJT BI in de FOD Fl en vervolgens gebruik te maken van de substraat-voorspanning op de parasitaire LBJT BI 20 te triggeren. Wanneer de FOD Fl wordt voorzien van een positieve substraat-voorspanning, zal de drempelspanning om de FOD Fl te triggeren lager zijn dan de afvoer-doorslag-spanning van de FOD Fl. Derhalve kunnen in het geval van een ESD belasting, de combinatie van de NMOS transistor NI en de 25 weerstand R1 voorzien in een substraat-triggerende stroom om de parasitaire LBJT BI te triggeren om te voorzien in de gewenste ESD beveiliging voor de invoertrap 10 en de inwendige schakeling 40 van de diep-submicron geïntegreerde schakeling.In the prior art of Fig. 1, the FOD F1 will be triggered (switched to a conductive state) by generating a rebound breakdown of the drain therein. In the invention of Figure 4, the FOD Fl will be triggered by first setting an appropriate forward voltage on the base emitter junction of the parasitic LBJT BI in the FOD Fl and then using the substrate bias on the parasitic LBJT BI 20 to trigger. When the FOD Fl is supplied with a positive substrate bias voltage, the threshold voltage to trigger the FOD Fl will be lower than the drain breakdown voltage of the FOD Fl. Therefore, in the case of an ESD load, the combination of the NMOS transistor N1 and the resistor R1 can provide a substrate-triggering current to trigger the parasitic LBJT B1 to provide the desired ESD protection for the input stage 10 and the internal circuit 40 of the deep submicron integrated circuit.

30 Wanneer de behuizingspennen van de diep-submicron geïntegreerde schakeling een ESD belasting ontvangen, zal deze voortgaan naar de invoerbaan IP en vervolgens naar de NMOS transistor NI en zal op deze wijze een terugspringdoorslag veroorzaken in de NMOS transistor NI die 35 vervolgens een stroom zal opwekken in het substraat (die wordt aangeduid als een substraat-triggerende stroom) die zalWhen the housing pins of the deep submicron integrated circuit receive an ESD load, it will advance to the input path IP and then to the NMOS transistor NI and thus will cause a jumpback breakdown in the NMOS transistor NI which will then generate a current. in the substrate (which is referred to as a substrate-triggering current) that will

1 J1 J

1212

vloeien naar de basis van de parasitaire LBJT BI in de FOD F1. Wanneer de doorslagstroom via de weerstand R1 naar de aarde Vss vloeit, zal de potentiaal op het substraat daardoor stijgen hetgeen de parasitaire LBJT BI in de FOD F1 zeer snel 5 laat triggeren door de substraat-triggerende stroom. Op deze wijze kan de FOD F1 snel worden geschakeld naar de geleidende toestand door een betrekkelijk lage spanning om de ESD spanning over het poortoxide in de invoertrap 10 te onderdrukken, waardoor het poortoxide in de invoertrap 10 10 wordt beschermd tegen beschadiging door de ESD spanning. Het zal duidelijk zijn uit de voorgaande beschrijving dat de wezenlijke werking van de bovengenoemde ESDflow to the base of the parasitic LBJT BI in the FOD F1. When the breakdown current flows through the resistor R1 to the ground Vss, the potential on the substrate will rise thereby causing the parasitic LBJT B1 in the FOD F1 to be triggered very quickly by the substrate-triggering current. In this way, the FOD F1 can be quickly switched to the conductive state by a relatively low voltage to suppress the ESD voltage across the gate oxide in the input stage 10, thereby protecting the gate oxide in the input stage 10 from damage by the ESD voltage. It will be apparent from the foregoing description that the essential operation of the above ESD

beveiligingsschakeling van de uitvinding essentieel verschilt van de stand der techniek van fig. 1.safety circuit of the invention is essentially different from the prior art of Fig. 1.

15 Fig. 5 is een schematische doorsnede en toont een eerste uitvoering van de ESD beveiligingsschakeling van fig. 4 in het substraat van een diep-submicron geïntegreerde schakeling die wordt vervaardigd met gebruikmaking van de 0,25 μπι sleuf - isolatie CMOS technologie. De symmetrische 20 halfgeleiderstructuur van fig. 5 maakt een gebalanceerde stroom mogelijk die de betrouwbaarheid van de ESD beveiligingsschakeling kan laten toenemen. Zoals getoond, worden de NMOS transistor NI, de weerstand R1 en de FOD F1 gevormd op een substraat zoals een P-type substraat 54, dat 25 is voorzien van een eerste N-put 50 en een tweede N-put 56.FIG. 5 is a schematic cross sectional view showing a first embodiment of the ESD protection circuit of FIG. 4 in the substrate of a deep submicron integrated circuit fabricated using the 0.25 micron slot isolation CMOS technology. The symmetrical semiconductor structure of FIG. 5 allows a balanced current that can increase the reliability of the ESD protection circuit. As shown, the NMOS transistor N1, the resistor R1 and the FOD F1 are formed on a substrate such as a P-type substrate 54, which includes a first N-well 50 and a second N-well 56.

Zoals getoond in fig. 5 is de eerste N-put 50 elektrisch verbonden met de invoerbaan IP en ook met de afvoer 52 van de NMOS transistor NI om de afvoerjunctie van de NMOS transistor NI te beveiligen tegen uitbranden. Door de diep-j 30 submicron NMOS technologie zal de NMOS transistor NI wordenAs shown in Fig. 5, the first N-well 50 is electrically connected to the input path IP and also to the drain 52 of the NMOS transistor N1 to protect the drain junction of the NMOS transistor N1 from burning out. Due to the deep-j 30 submicron NMOS technology, the NMOS transistor will become NI

voorzien van een kort kanaal, een LDD, en een op silicide gebaseerd gebied, hetgeen de ESD beveiligingscapaciteit ervan aanzienlijk zal verzwakken. De eerste N-put 50 kan de NMOS transistor NI laten voorzien in een ESD stroomonderdrukkend 35 effect dat de NMOS transistor NI kan beschermen tegen ESD belasting alvorens de FOD F1 wordt getriggerd. De NMOSequipped with a short channel, an LDD, and a silicide based region, which will significantly weaken its ESD protection capability. The first N-well 50 can cause the NMOS transistor NI to provide an ESD current suppressing effect that can protect the NMOS transistor NI from ESD load before triggering the FOD F1. The NMOS

i v .i v.

13 transistor NI kan de FOD F1 triggeren via het P-type substraat 54, maar is niet het primaire element om de ESD stroom om te leiden. Derhalve zal het aanbrengen van de eerste N-put 50 de NMOS transistor NI niet beïnvloeden in het 5 triggerend vermogen ervan.13 transistor NI can trigger the FOD F1 through the P-type substrate 54, but is not the primary element for diverting the ESD current. Therefore, applying the first N-well 50 will not affect the NMOS transistor N1 in its triggering power.

De weerstand R1 wordt gerealiseerd met gebruikmaking van de parasitaire substraatweerstand. De tweede N-put 56 wordt aangebracht in de bron van de FOD Fl, die de triggerende stroom kan verzamelen uit het hoog-gedoopte 10 P-type diffusiegebied 58 om een doorlaatvoorspanning aan te leggen aan de basis-emitterjunctie van de parasitaire LBJT BI in de FOD Fl om de parasitaire LBJT BI in de FOD Fl te triggeren naar de geleidende toestand. De tweede N-put 56 kan ook bijdragen aan het verhogen van de weerstandswaarde van de 15 weerstand R1. Wanneer derhalve de NMOS transistor NI op het doorslagpunt is vanwege een ESD belasting die wordt aangelegd aan de invoerbaan IP, zal de doorslagstroom uit de NMOS transistor NI vloeien via het hoog-gedoopte P-type diffusie-gebied 58 naar het P-type substraat 54. De substraat-20 triggerende stroom zal vervolgens worden verzameld door de tweede N-put 56 in de FOD Fl en wordt gebruikt om voor-spanning te geven aan de basis-emitterjunctie van de parasitaire LBJT BI in de FOD Fl. Dit kan de FOD Fl snel laten triggeren naar de geleidende toestand, en zal op deze 25 wijze de ESD stroom uit de invoerbaan IP omleiden om te voorkomen dat de ESD stroom vloeit naar de invoertrap 10. De ESD beveiligingsschakeling van de uitvinding heeft dus een aanzienlijk betere ESD beveiligingscapaciteit vanwege de bovengenoemde substraat-triggerende eigenschap.The resistor R1 is realized using the parasitic substrate resistance. The second N-well 56 is placed in the source of the FOD F1, which can collect the triggering current from the highly doped 10 P-type diffusion region 58 to apply a forward bias to the base emitter junction of the parasitic LBJT B1 in the FPS Fl to trigger the parasitic LBJT B1 in the FPS Fl to the conductive state. The second N-well 56 can also contribute to increasing the resistance value of the resistor R1. Therefore, when the NMOS transistor NI is at the breakdown point due to an ESD load applied to the input path IP, the breakdown current from the NMOS transistor NI will flow through the highly-doped P-type diffusion region 58 to the P-type substrate 54 The substrate-20 triggering current will then be collected by the second N-well 56 in the FOD F1 and is used to bias the base emitter junction of the parasitic LBJT B1 in the FOD F1. This can cause the FOD F1 to trigger quickly to the conducting state, and in this way will divert the ESD current from the input path IP to prevent the ESD current from flowing to the input stage 10. Thus, the ESD protection circuit of the invention has a significant better ESD protection capacity due to the above substrate-triggering property.

30 Fig. 6 is een schematische doorsnede en toont de tweede uitvoering van de ESD beveiligingsschakeling van fig. 4 in het substraat van een diep-submicron geïntegreerde schakeling. Deze uitvoering verschilt van die van fig. 5 slechts doordat de ESD beveiligingsschakeling hier wordt 35 uitgevoerd met een derde N-put 60 met grote afmeting in plaats van de tweede N-put 56 in de ESD beveiligings-FIG. 6 is a schematic sectional view showing the second embodiment of the ESD protection circuit of FIG. 4 in the substrate of a deep submicron integrated circuit. This embodiment differs from that of FIG. 5 only in that the ESD protection circuit here is implemented with a third large-sized N-well 60 instead of the second N-well 56 in the ESD protective circuit.

'« r. " ", r Λ i v.' V . ..· J'«R. "", r Λ i v. ' V. .. · J

14 schakeling van fig. 5. De halfgeleiderstructuur van de parasitaire LBJT B1 in fig. 6 is niet-symmetrisch (daarentegen heeft de parasitaire LBJT BI in fig. 5 een symmetrische structuur), hetgeen de afvoer en de bron van de FOD F1 5 bedraden naar de invoerbaan IP en de aarde op een wijze die verschilt van de bedrading die getoond is in fig. 5. In fig.14 circuit of FIG. 5. The semiconductor structure of the parasitic LBJT B1 in FIG. 6 is non-symmetrical (in contrast, the parasitic LBJT B1 in FIG. 5 has a symmetrical structure), which wire the drain and source of the FOD F1 5. to the input path IP and ground in a manner different from the wiring shown in FIG. 5. In FIG.

6 is de afvoer 62 (die een hoog-gedoopt diffusiegebied is) van de FOD F1 geheel ingesloten in de derde N-put 60, zodanig dat de collector van de parasitaire LBJT BI in karakteristiek 10 kan worden verbeterd om de ESD robuustheid van de FOD F1 te laten toenemen.6, the drain 62 (which is a high-doped diffusion region) of the FOD F1 is completely enclosed in the third N-well 60, such that the collector of the parasitic LBJT B1 in characteristic 10 can be improved to improve the ESD robustness of the FOD F1 to increase.

Tweede voorkeursuitvoeringsvormSecond preferred embodiment

Fig. 7 is een schematisch schakelschema van een 15 tweede voorkeursuitvoeringsvorm van de ESD beveiligings- schakeling volgens de uitvinding, die gebruik maakt van het substraat-triggerend kenmerk om te voorzien in een betrouwbaar ESD beveiligingsvermogen voor de NMOS transistor die wordt uitgevoerd met een dunne oxidelaag in de ESD 20 beveiligingsschakeling.Fig. 7 is a schematic circuit diagram of a second preferred embodiment of the ESD protection circuit according to the invention, which uses the substrate-triggering feature to provide a reliable ESD protection power for the NMOS transistor which is carried out with a thin oxide layer in the ESD 20 protection circuit.

Zoals getoond is de ESD beveiligingsschakeling van deze uitvoeringsvorm opgenomen tussen een invoerbaan IP en de invoertrap 10 van de inwendige schakeling 40 van een geïntegreerde keten. Deze ESD beveiligingsschakeling omvat 25 een eerste NMOS transistor NI, een weerstand R1 en een tweede NMOS transistor N2. De eerste NMOS transistor NI is hierbij in wezen identiek in structuur en uitwendige verbindingen aan die in fig. 4.As shown, the ESD protection circuit of this embodiment is included between an input path IP and the input stage 10 of the integrated circuit internal circuit 40. This ESD protection circuit comprises a first NMOS transistor N1, a resistor R1 and a second NMOS transistor N2. The first NMOS transistor N1 is essentially identical in structure and external connections to that in Fig. 4.

De eerste NMOS transistor NI heeft een afvoer die is 30 verbonden met de invoerbaan IP, een poort die is verbonden met de aarde Vss en een bron die is verbonden via de weerstand R1 met de aarde Vss; terwijl de tweede NMOS transistor N2 een afvoer heeft die verbonden is met de invoerbaan IP, een poort die verbonden is met de aarde Vss 35 en een bron die samen met de poort ervan is verbonden met de aarde Vss. Zowel de bron als het substraat van de eersteThe first NMOS transistor N1 has a drain connected to the input path IP, a gate connected to ground Vss and a source connected through resistor R1 to ground Vss; while the second NMOS transistor N2 has a drain connected to the input path IP, a gate connected to ground Vss, and a source connected together with its gate to ground Vss. Both the source and substrate of the first

1 ·"· ' O1 · "·" O

i v.; .· . · Ji v .; . J

15 NMOS transistor NI zijn samen verbonden met het substraat van de tweede NMOS transistor N2. Voorts omvat de tweede NMOS transistor N2 een parasitaire LBJT BI zoals getekend in gestreepte lijnen naast de tweede NMOS transistor N2 in 5 fig. 7. De parasitaire LBJT BI heeft een collector die bestaat uit de afvoer van de NMOS transistor N2, een emitter die bestaat uit een bron van de tweede NMOS transistor N2 en een basis die bestaat uit het substraat van de tweede NMOS transistor N2 en verbonden is met het 10 knooppunt tussen de weerstand R1 en de bron van de eerste NMOS transistor NI.NMOS transistor N1 are connected together to the substrate of the second NMOS transistor N2. Furthermore, the second NMOS transistor N2 includes a parasitic LBJT B1 as drawn in dashed lines adjacent to the second NMOS transistor N2 in Fig. 7. The parasitic LBJT BI has a collector consisting of the drain of the NMOS transistor N2, an emitter consisting of from a source of the second NMOS transistor N2 and a base consisting of the substrate of the second NMOS transistor N2 and connected to the node between the resistor R1 and the source of the first NMOS transistor N1.

In fig. 7 is de tweede NMOS transistor N2 uitgevoerd met een lang kanaal zodat een hoge ESD stroom kan worden verschaft. In het geval van een ESD belasting kan de 15 parasitaire LBJT BI in de tweede NMOS transistor N2 worden getriggerd door de substraat-triggerende stroom uit de eerste NMOS transistor NI en de weerstand R1.In Fig. 7, the second NMOS transistor N2 has a long channel so that a high ESD current can be provided. In the case of an ESD load, the parasitic LBJT B1 in the second NMOS transistor N2 can be triggered by the substrate-triggering current from the first NMOS transistor N1 and the resistor R1.

Fig. 8 en 9 zijn schematische doorsnedeschema's en tonen twee verschillende uitvoeringen van de ESD 20 beveiligingsschakeling van fig. 7 in een diep-submicron geïntegreerde schakeling die vervaardigd is voor CMOS technologie.Fig. 8 and 9 are schematic cross-sectional diagrams showing two different embodiments of the ESD 20 protection circuit of Figure 7 in a deep submicron integrated circuit manufactured for CMOS technology.

Onder verwijzing naar fig. 8 wordt in de eerste uitvoering de ESD beveiligingsschakeling vervaardigd op een 25 substraat 54, zoals een P-type substraat dat is uitgevoerd met een eerste N-put 50 en een tweede N-put 56. De eerste N-put 50 kan de ESD stroom onderdrukken die vloeit door de NMOS transistor NI met kort kanaal. De tweede N-put 56 kan de prestatie van de parasitaire LBJT BI in de tweede NMOS 30 transistor N2 en de betrouwbaarheid van de tweede NMOS transistor N2 bij de ESD beveiliging verhogen. Andere structuren en functies zijn in wezen hetzelfde als die getoond in fig. 5 zodat een gedetailleerde beschrijving daarvan niet zal worden herhaald.With reference to Fig. 8, in the first embodiment, the ESD protection circuit is fabricated on a substrate 54, such as a P-type substrate configured with a first N-well 50 and a second N-well 56. The first N-well 50 can suppress the ESD current flowing through the short channel NMOS transistor N1. The second N-well 56 can increase the performance of the parasitic LBJT B1 in the second NMOS transistor N2 and the reliability of the second NMOS transistor N2 in the ESD protection. Other structures and functions are essentially the same as those shown in Fig. 5 so that a detailed description thereof will not be repeated.

35 Onder verwijzing naar fig. 9 verschilt in de tweede uitvoering de ESD beveiligingsschakeling van fig. 9 van die 1 0 0 SJ 6 3 16 van fig. 8 slechts doordat de tweede N-putten 56 in fig. 8 hier zijn vervangen door een derde N-put 60 met grote afmeting. De derde N-put 60 heeft grotere afmetingen die zich uitstrekken tot het kanaalgebied van de tweede NMOS 5 transistor N2 dat geheel de afvoer 62 van de tweede NMOS transistor N2 daarin insluit. Deze voorziening maakt het mogelijk dat de doorslagspanning van de tweede NMOS transistor N2 verder wordt verlaagd. Derhalve kan de ESD spanning op de invoerbaan IP wordt beperkt bij een lager 10 niveau waardoor op meer effectieve wijze het dunne poortoxide in de invoertrap van de geïntegreerde schakeling wordt beveiligd.Referring to FIG. 9, in the second embodiment, the ESD protection circuit of FIG. 9 differs from that of FIG. 8 only in that the second N wells 56 in FIG. 8 are replaced here by a third N-well 60 with large size. The third N-well 60 has larger dimensions extending to the channel region of the second NMOS 5 transistor N2 which completely encloses the drain 62 of the second NMOS transistor N2 therein. This feature allows the breakdown voltage of the second NMOS transistor N2 to be further reduced. Therefore, the ESD voltage on the input path IP can be limited at a lower level thereby more effectively protecting the thin gate oxide in the input stage of the integrated circuit.

Derde voorkeursuitvoeringsvorm 15 Fig. 10 is een schematisch schakelschema van een derde voorkeursuitvoeringsvorm van de ESD beveiligings-schakeling volgens de uitvinding die ook gebaseerd is op het bovengenoemde substraat-triggerende kenmerk. Zoals getoond is de ESD beveiligingsschakeling van deze uit-20 voeringsvorm opgenomen tussen een invoerbaan IP en de invoertrap 10 van de inwendige schakeling 40 van de geïntegreerde schakeling die ESD-beveiligd moet worden door de ESD beveiligingsschakeling.Third preferred embodiment FIG. 10 is a schematic circuit diagram of a third preferred embodiment of the ESD protection circuit according to the invention which is also based on the above substrate triggering feature. As shown, the ESD protection circuit of this embodiment is included between an input path IP and the input stage 10 of the internal circuit 40 of the integrated circuit to be ESD protected by the ESD protection circuit.

Het bodemdeel van de ESD beveiligingsschakeling is 25 identiek aan de schakeling van fig. 7, en omvat een eerste NMOS transistor NI, een weerstand Rl, en een tweede NMOS transistor N2, die op dezelfde wijze zijn opgesteld als de schakeling van fig. 7. De ESD beveiligingsschakeling van de derde uitvoeringsvorm omvat voorts een eerste PMOS 30 transistor PI, een tweede weerstand R2 en een tweede PMOS transistor P2, die in spiegelbeeldopstelling zijn aangebracht ten opzichte van de eerste NMOS transistor NI, de weerstand Rl en de tweede NMOS transistor N2. Op een in wezen gelijke wijze heeft de eerste PMOS transistor P2 een 35 afvoer die verbonden is met de invoerbaan IP, een poort die verbonden is met de stelselspanning VDD en een bron die Λ o ·'. C " f' 17The bottom portion of the ESD protection circuit is identical to the circuit of Figure 7, and includes a first NMOS transistor N1, a resistor R1, and a second NMOS transistor N2, which are arranged in the same manner as the circuit of Figure 7. The ESD protection circuit of the third embodiment further includes a first PMOS 30 transistor P1, a second resistor R2 and a second PMOS transistor P2, which are mirror-arranged with respect to the first NMOS transistor N1, the resistor R1 and the second NMOS transistor N2 . In a substantially similar manner, the first PMOS transistor P2 has a drain connected to the input path IP, a gate connected to the system voltage VDD and a source which Λ o · '. C "f '17

samen met de poort ervan samen verbonden is met de stelsel-spanning VDD. Zowel de bron als het substraat van de eerste PMOS transistor PI zijn samen verbonden met het substraat van de tweede PMOS transistor P2. Een parasitaire LBJT B2 5 bestaat in de tweede PMOS transistor P2, zoals weergegeven door de gestreepte lijn naast de tweede PMOS transistor P2. De parasitaire LBJT B2 heeft een collector die bestaat uit de afvoer van de tweede PMOS transistor P2, een emitter die bestaat uit de bron van de tweede PMOS transistor P2 en een 10 basis die bestaat uit het substraat van de tweede PMOStogether with its gate is connected together with the system voltage VDD. Both the source and the substrate of the first PMOS transistor PI are connected together to the substrate of the second PMOS transistor P2. A parasitic LBJT B2 5 exists in the second PMOS transistor P2, as shown by the dashed line next to the second PMOS transistor P2. The parasitic LBJT B2 has a collector consisting of the drain of the second PMOS transistor P2, an emitter consisting of the source of the second PMOS transistor P2 and a base consisting of the substrate of the second PMOS

transistor P2 en verbonden is met het knooppunt tussen de weerstand R2 en de bron van de eerste PMOS transistor PI.transistor P2 and is connected to the node between resistor R2 and the source of the first PMOS transistor PI.

De eerste NMOS transistor NI, en de weerstand R1 kunnen in conjunctie worden gebruikt om de tweede NMOS transistor N2 15 te triggeren naar de geleidende toestand via het substraat van de tweede NMOS transistor N2; en op gelijke wijze kunnen de eerste PMOS transistor PI en de weerstand R2 in conjunctie worden gebruikt om de tweede PMOS transistor P2 te triggeren naar de geleidende toestand via het substraat 20 van de tweede PMOS transistor P2.The first NMOS transistor N1, and the resistor R1 can be used in conjunction to trigger the second NMOS transistor N2 to the conducting state through the substrate of the second NMOS transistor N2; and similarly, the first PMOS transistor PI and the resistor R2 can be used in conjunction to trigger the second PMOS transistor P2 to the conducting state through the substrate 20 of the second PMOS transistor P2.

Zowel de tweede NMOS transistor N2 als de tweede PMOS transistor P2 zijn uitgevoerd met een lang kanaal om een grote ESD stroom mogelijk te maken; terwijl zowel de eerste NMOS transistor NI als de eerste PMOS transistor P2 25 zijn uitgevoerd met een kort kanaal om een lage terug-springspanning mogelijk te maken. Het complementaire ontwerp van de ESD beveiligingsschakeling van fig. 10 maakt een verhoogd niveau van ESD beveiligingscapaciteit mogelijk voor de invoertrap 10 en de inwendige schakeling 40 van de 30 diep-submicron geïntegreerde schakeling.Both the second NMOS transistor N2 and the second PMOS transistor P2 have a long channel to allow a large ESD current; while both the first NMOS transistor N1 and the first PMOS transistor P2 are short-channel to allow a low springback voltage. The complementary design of the ESD protection circuit of Fig. 10 allows an increased level of ESD protection capability for the input stage 10 and the internal circuit 40 of the deep submicron integrated circuit.

De realisatie van de ESD beveiligingsschakeling van fig. 10 is gelijk aan die getoond in fig. 8 en 9 in de tweede voorkeursuitvoeringsvorm, zodat tekeningen en een gedetailleerde beschrijving ervan niet zullen worden 35 gegeven.The realization of the ESD protection circuit of Figure 10 is similar to that shown in Figures 8 and 9 in the second preferred embodiment, so that drawings and a detailed description thereof will not be given.

4 r. ·;'. -·. .-- ry4 r. ·; '. - ·. - ry

I V..·· ... VI V .. ·· ... V

1818

Karakteristieken van de ESD beveiligingsschakeling van de uitvinding.Characteristics of the ESD protection circuit of the invention.

Fig. 11 is een grafiek en toont de IDS (drain-to-source-current: afvoer-bronstroom) versus VDS (drain-to-5 source voltage: afvoer-bronspanning) karakteristiek van de poort-geaarde NMOS transistor NI die in alle bovenstaande drie voorkeursuitvoeringsvormen van de ESD beveiligings-keten volgens de uitvinding wordt gebruikt. De IDS-VDS grafiek wordt weergegeven door het verwijzingscijfer 110.Fig. 11 is a graph showing the IDS (drain-to-source-current: drain-source current) versus VDS (drain-to-5 source voltage: drain-source voltage) characteristic of the gate-grounded NMOS transistor NI shown in all three above preferred embodiments of the ESD security circuit according to the invention are used. The IDS-VDS graph is represented by the reference numeral 110.

10 De terugspringspanning wordt aangegeven door Vsp in de grafiek. Volgens de uitvinding is de NMOS transistor NI specifiek ontworpen om te werken in het terugspringgebied (d.w.z. het gebied waarbij VDS groter is dan VSP) zodat deze de ESD spanning op het poortoxide in de invoertrap 10 kan 15 onderdrukken. Hoe kleiner de terugspringspanning VSP des te hoger is het resulterend ESD beveiligingsvermogen. De NMOS transistor NI kan worden getriggerd wanneer de terugspring-doorslag optreedt. Het eerste doorslagpunt wordt aangegeven door Vtl, Itl) . Hoe kleiner de eerste doorslagpunt spanning 20 Vtl, des te hoger is de ESD beveiligingscapaciteit voor de invoertrap 10. In principe kan de ESD beveiligingscapaciteit worden verhoogd door de volgende voorzieningen: het voorzien van de NMOS transistor NI van een kort kanaal, een lage terugspringspanning Vsp en een kleine eerste 25 doorslagpuntspanning Vtl.10 The recoil voltage is indicated by Vsp in the graph. According to the invention, the NMOS transistor NI is specifically designed to operate in the jumpback region (i.e., the region where VDS is greater than VSP) so that it can suppress the ESD voltage on the gate oxide in the input stage 10. The smaller the return voltage VSP, the higher the resulting ESD protection capacity. The NMOS transistor N1 can be triggered when the jumpback breakdown occurs. The first breakdown point is indicated by Vtl, Itl). The smaller the first breakdown voltage 20 Vtl, the higher is the ESD protection capacity for the input stage 10. In principle, the ESD protection capacity can be increased by the following provisions: providing the NMOS transistor NI with a short channel, a low reverse voltage Vsp. and a small first breakdown voltage Vt1.

Fig. 12 is een grafiek en toont de I-V (stroom versus spanning) karakteristiekgrafiek van de weerstand R1 die wordt gebruikt in de ESD beveiligingsschakeling van de uitvinding die wordt gerealiseerd in het P-type substraat 30 54 uit een PN junctie. De I-V grafiek wordt aangegeven door het verwijzingscijfer 120.Fig. 12 is a graph showing the I-V (current versus voltage) characteristic graph of the resistor R1 used in the ESD protection circuit of the invention realized in the P-type substrate 54 from a PN junction. The I-V graph is indicated by reference numeral 120.

Fig. 13 is een grafiek en toont de Ic (collectorstroom) versus VCE (collector-emitterspanning) karakteristiek van de parasitaire LBJT BI in de FOD F1 die 35 wordt gebruikt in de ESD beveiligingsschakeling van fig. 4 en in de tweede NMOS transistor N2 die wordt gebruikt in de - .c ~ ·'. .·· /Λ i ; . . : J >.) 19 schillende waarden van de basisstroom lb in de parasitaire LBJT BI. De grafiek 130 geeft de IC-VCE karakteristiek weer van de parasitaire LBJT BI voor Ib=0. Wanneer de parasitaire LBJT BI wordt geschakeld naar de geleidende toestand, 5 zal Ib groter van 0 zijn; de grafieken 132, 134, 136 geven respectievelijk de IC-VCE karakteristiek van de parasitaire LBJT BI weer voor drie verschillende niveaus IB in toenemende volgorde. Alle IC-VCE karakteristiekcurven 130, 132, 134, 136 hebben een gemeenschappelijk tweede doorslagpunt 10 bij (Vt2, Its) . Indien de collectorstroom Ic de tweede door-slagstroom It2 overschrijdt, kan de inrichting waarin de parasitaire LBJT BI ligt permanent worden beschadigd. De waarde van It2 is derhalve de grens voor de ESD beveiliging door de parasitaire LBJT BI. Indien de inrichting een 15 grotere kanaalbreedte en een langere kanaallengte heeft, zal de waarde van It2 toenemen.Fig. 13 is a graph showing the Ic (collector current) versus VCE (collector-emitter voltage) characteristic of the parasitic LBJT B1 in the FOD F1 used in the ESD protection circuit of FIG. 4 and in the second NMOS transistor N2 used in the - .c ~ · '. .·· / Λ i; . . : J>.) 19 different values of the base current lb in the parasitic LBJT BI. Graph 130 shows the IC-VCE characteristic of the parasitic LBJT B1 for Ib = 0. When the parasitic LBJT B1 is switched to the conductive state, Ib will be greater than 0; graphs 132, 134, 136 respectively show the IC-VCE characteristic of the parasitic LBJT B1 for three different levels IB in increasing order. All IC-VCE characteristic curves 130, 132, 134, 136 have a common second breakdown point 10 at (Vt2, Its). If the collector current Ic exceeds the second breakdown current It2, the device in which the parasitic LBJT B1 lies may be permanently damaged. The value of It2 is therefore the limit for the ESD protection by the parasitic LBJT BI. If the device has a larger channel width and a longer channel length, the value of It2 will increase.

Fig. 14 toont de totale karakteristieken van de ESD beveiligingsketen van de uitvinding samen in één grafiek voor vergelijkingsdoeleinden. In fig. 14 toont de ononder-20 broken grafiek aangegeven door het verwijzingscijfer 140 de totale stroom-spanningskarakteristiek van de ESD beveili-gingsschakeling die gebruik maakt van een substraat-triggerend kenmerk voor ESD beveiliging, terwijl de onderbroken curven die worden aangeduid door de ver-25 wijzingscijfers 110, 120, 130, 132, 134, 136 de stroom- spanningskarakteristieken zijn die zijn getoond in fig. 11, 12 en 13.Fig. 14 shows the overall characteristics of the ESD security chain of the invention together in one graph for comparison purposes. In FIG. 14, the solid graph indicated by the reference numeral 140 shows the overall current-voltage characteristic of the ESD protection circuit using a substrate-triggering feature for ESD protection, while the interrupted curves indicated by the extended -25 reference numerals 110, 120, 130, 132, 134, 136 are the current voltage characteristics shown in Figures 11, 12 and 13.

In fig. 14 is de I-V ruimte verdeeld in vier gebieden, respectievelijk aangegeven door I, II, III en IV. 30 Het gebied I is het terugspringgebied van de NMOSIn Fig. 14, the I-V space is divided into four areas, indicated by I, II, III and IV, respectively. Area I is the jump-back area of NMOS

transistor NI. Men kan zien dat het eerste doorslagpunt in de curve 140 enigszins verschoven is naar rechts van het eerste doorslagpunt in de curve 110 vanwege het feit dat de curve 140 hier de combinatie van de curve 110 en de 120 is. 35 Het gebied II is de combinatie van de doorslagkarak- teristiekcurven van de NMOS transistor NI en de weerstand 1 r r- ' - ·-' otransistor NI. It can be seen that the first breakpoint in the curve 140 has shifted slightly to the right of the first breakpoint in the curve 110 due to the fact that the curve 140 here is the combination of the curve 110 and the 120. The region II is the combination of the breakdown characteristic curves of the NMOS transistor NI and the resistor 1 r r- '- · -' o

I ...· .. .... OI ... · ... .... O

2020

Rl. Men kan zien dat het segment van de curve 140 in dit gebied enigszins naar boven is verschoven vanwege het feit dat de parasitaire LBJT BI in dit gebied is geschakeld naar de geleidende toestand zodat deze bij draagt aan een deel 5 van de basisstroom. De I-V karakteristiek van de parasitaire LBJT Bl in dit gebied is een combinatie van de curve 110, de curve 120 en de curve 132.Rl. It can be seen that the segment of the curve 140 in this region has shifted slightly upward due to the fact that the parasitic LBJT B1 in this region is switched to the conductive state so that it contributes to a portion of the base current. The I-V characteristic of the parasitic LBJT Bl in this region is a combination of curve 110, curve 120 and curve 132.

Het gebied III toont de I-V karakteristieken van de ESD beveiligingsschakeling wanneer de parasitaire LBJT Bl 10 in de FOD FI in fig. 4 of die in de tweede NMOS transistor N2 in fig. 7 en 10, wordt getriggerd (in de geleidende toestand). Men kan zien dat het segment van de curve 140 in dit gebied naar boven is verschoven vanwege de substraat -triggeringswerking.Area III shows the I-V characteristics of the ESD protection circuit when the parasitic LBJT B1 10 in the FOD FI in FIG. 4 or that in the second NMOS transistor N2 in FIGS. 7 and 10 is triggered (in the conductive state). It can be seen that the segment of the curve 140 has shifted upward in this region because of the substrate triggering action.

15 Het gebied IV is het overbelastingsgebied van de parasitaire LBJT Bl. Daar in dit gebied de stroom in de parasitaire LBJT Bl groter is dan de tweede doorslagstroom It2 kan deze permanente beschadiging veroorzaken aan de parasitaire LBJT Bl. In ontwerp kan de afmeting van de 20 parasitaire LBJT Bl op geschikte wijze worden ontworpen om het mogelijk te maken dat de tweede doorslagstroom It2 lineair evenredig toeneemt, waardoor een verhoogd niveau van betrouwbaarheid wordt bereikt voor de ESD beveiligingsschakeling. De afmetingen van de andere componenten in 25 de ESD beveiligingsschakeling kunnen worden gespecificeerd afhankelijk van werkelijke eisen.Area IV is the overload area of the parasitic LBJT Bl. Since in this region the current in the parasitic LBJT Bl is greater than the second breakdown current It2, it may cause permanent damage to the parasitic LBJT Bl. In design, the size of the parasitic LBJT Bl can be appropriately designed to allow the second breakdown current It2 to increase linearly proportionally, thereby achieving an increased level of reliability for the ESD protection circuit. The dimensions of the other components in the ESD protection circuit can be specified depending on actual requirements.

Samenvattend verschaft de uitvinding een ESD beveiligingsschakeling die wordt gekenmerkt door het ontwerp van een substraat-triggerende werkwijze om een 30 parasitaire LBJT in de ESD beveiligingsschakeling te triggeren om daardoor de tweede doorslagstroom te laten toenemen voor een verhoogde ESD beveiliging.In summary, the invention provides an ESD protection circuit which is characterized by the design of a substrate triggering method to trigger a parasitic LBJT in the ESD protection circuit thereby increasing the second breakdown current for increased ESD protection.

Voorts wordt de ESD beveiligingsschakeling van de uitvinding gekenmerkt, doordat deze gebruik kan maken van 35 een lage triggerspanning voor ESD beveiliging terwijl desalniettemin wordt voorzien in een verhoogde ESDFurthermore, the ESD protection circuit of the invention is characterized in that it can make use of a low trigger voltage for ESD protection while nevertheless providing an increased ESD

; ·? λ · · >; ? λ · ·>

i -j .... . , υ Ji -j ..... , υ J

| 21 beveiliging voor de diep-submicron geïntegreerde schakeling.| 21 protection for the deep submicron integrated circuit.

Bovendien wordt de ESD beveiligingsschakeling van de uitvinding gekenmerkt door een N-putstructuur in het 5 substraat waarop de ESD beveiligingsschakeling en de bijbehorende diep-submicron geïntegreerde schakeling worden gevormd om de ESD beveiliging te verhogen.In addition, the ESD protection circuit of the invention is characterized by an N-well structure in the substrate on which the ESD protection circuit and the associated deep submicron integrated circuit are formed to enhance ESD protection.

De uitvinding is beschreven onder verwijzing naar voorkeursuitvoeringsvormen bij wijze van voorbeeld. Het zal 10 echter duidelijk zijn aan deskundigen dat de omvang van de uitvinding niet beperkt is tot de weergegeven uitvoeringsvormen. Het is daarentegen de bedoeling dat andere modificaties en soortgelijke opstellingen worden beschermd. De beschermingsomvang van de conclusies is derhalve zodanig 15 dat al dergelijke modificaties en soortgelijke opstellingen worden omvat.The invention has been described with reference to preferred embodiments by way of example. However, it will be apparent to those skilled in the art that the scope of the invention is not limited to the embodiments shown. On the other hand, the intention is to protect other modifications and similar arrangements. The scope of the claims is therefore such that all such modifications and similar arrangements are included.

1 0 0 0 f ί 6 31 0 0 0 f ί 6 3

Claims (19)

1. ESD beveiligingsschakeling die is opgenomen tussen een invoereinde en een inwendige schakeling van een geïntegreerde schakeling die op een substraat wordt gevormd, omvattende: een invoertrap die verbonden is tussen de invoerbaan en 5 de inwendige schakeling van de geïntegreerde schakeling; een FOD met een parasitaire LBJT die daarin is gevormd, waarbij de FOD een afvoer heeft die verbonden is met de invoerbaan en een bron die verbonden is met de aarde; waarbij de parasitaire LBJT een collector heeft die 10 bestaat uit de afvoer van de FOD en een emitter die bestaat uit de bron van de FOD en een basis die bestaat uit het substraat van de FOD; en een weerstand die verbonden is tussen een gemeenschappelijk knooppunt en de aarde; 15 met het kenmerk dat de ESD beveiligingsschakeling verder een NMOS transistor omvat, met een afvoer die verbonden is met de invoerbaan, een poort die verbonden is met de aarde en een bron die verbonden is met het gemeenschappelijk knooppunt; en dat het substraat van de FOD en de bron en het 20 substraat van de NMOS transistor samen zijn verbonden met het gemeenschappelijk knooppunt.An ESD protection circuit included between an input end and an internal circuit of an integrated circuit formed on a substrate, comprising: an input stage connected between the input path and the internal circuit of the integrated circuit; a FOD with a parasitic LBJT formed therein, the FOD having a drain connected to the input path and a source connected to ground; wherein the parasitic LBJT has a collector consisting of the drain of the FOD and an emitter consisting of the source of the FOD and a base consisting of the substrate of the FOD; and a resistor connected between a common node and the earth; 15 characterized in that the ESD protection circuit further comprises an NMOS transistor, with a drain connected to the input path, a gate connected to ground and a source connected to the common node; and that the substrate of the FOD and the source and the substrate of the NMOS transistor are connected together to the common node. 2. ESD beveiligingsschakeling volgens conclusie 1, met het kenmerk, dat de invoertrap een CMOS schakeling is.ESD protection circuit according to claim 1, characterized in that the input stage is a CMOS circuit. 3. ESD beveiligingsschakeling volgens conclusie 1, met het 25 kenmerk, dat de NMOS transistor is voorzien van een kort ' kanaal.ESD protection circuit according to claim 1, characterized in that the NMOS transistor has a short channel. 4. ESD beveiligingsschakeling volgens conclusie 1, met het kenmerk, dat de doorslagspanning van de NMOS transistor lager is dan de doorslagspanning van de FOD. f008963ESD protection circuit according to claim 1, characterized in that the breakdown voltage of the NMOS transistor is lower than the breakdown voltage of the FOD. f008963 5. ESD beveiligingsschakeling volgens conclusie 1, met het kenmerk, dat het substraat een P-type substraat is.ESD protection circuit according to claim 1, characterized in that the substrate is a P-type substrate. 6. ESD beveiligingsschakeling die is opgenomen tussen een invoereinde en een inwendige schakeling van een 5 geïntegreerde schakeling die wordt gevormd op een substraat, met het kenmerk, dat de ESD beveiligingsschakeling omvat: een invoertrap die verbonden is tussen de invoerbaan en de inwendige schakeling van de geïntegreerde schakeling; 10 een eerste NMOS transistor met een afvoer die verbonden is met de invoerbaan, een poort die verbonden is met de aarde en een bron die verbonden is met het gemeenschappelijk knooppunt, en waarbij het substraat van de eerste NMOS transistor is verbonden met het 15 gemeenschappelijk knooppunt; een weerstand die verbonden is tussen het gemeenschappelijk knooppunt en de aarde; en een tweede NMOS transistor met een parasitaire LBJT daarin gevormd, en waarbij de tweede NMOS transistor een 20 afvoer heeft die verbonden is met de invoerbaan, een bron die verbonden is met de aarde en een poort die verbonden is met de aarde; waarbij het substraat van de tweede NMOS transistor en de bron en het substraat van de eerste NMOS transistor 25 samen zijn verbonden met het gemeenschappelijk knooppunt; en waarbij de parasitaire LBJT een collector heeft die bestaat uit de afvoer van de tweede NMOS transistor en een emitter die bestaat uit de bron van de tweede NMOS 30 transistor en een basis die bestaat uit het substraat van de tweede NMOS transistor.6. ESD protection circuit included between an input end and an internal circuit of an integrated circuit formed on a substrate, characterized in that the ESD protection circuit comprises: an input stage connected between the input path and the internal circuit of the integrated circuit; 10 a first NMOS transistor with a drain connected to the input path, a gate connected to ground and a source connected to the common node, and the substrate of the first NMOS transistor connected to the common node ; a resistor connected between the common node and the earth; and a second NMOS transistor with a parasitic LBJT formed therein, and wherein the second NMOS transistor has a drain connected to the input path, a source connected to ground and a gate connected to ground; wherein the substrate of the second NMOS transistor and the source and the substrate of the first NMOS transistor 25 are connected together to the common node; and wherein the parasitic LBJT has a collector consisting of the drain of the second NMOS transistor and an emitter consisting of the source of the second NMOS transistor and a base consisting of the substrate of the second NMOS transistor. 7. ESD beveiligingsschakeling volgens conclusie 6, met het kenmerk, dat de eerste NMOS transistor is voorzien van een kort kanaal. 10·:'“··:· 3 3ESD protection circuit according to claim 6, characterized in that the first NMOS transistor has a short channel. 10 ·: "" ··: · 3 3 8. ESD beveiligingsschakeling volgens conclusie 6, met het kenmerk, dat de tweede NMOS transistor is voorzien van een lang kanaal.ESD protection circuit according to claim 6, characterized in that the second NMOS transistor has a long channel. 9. ESD beveiligingsschakeling volgens conclusie 6, met 5 het kenmerk, dat de doorslagspanning van de eerste NMOS transistor lager is dan de doorslagspanning van de tweede NMOS transistor.9. ESD protection circuit according to claim 6, characterized in that the breakdown voltage of the first NMOS transistor is lower than the breakdown voltage of the second NMOS transistor. 10. ESD beveiligingsschakeling volgens conclusie 6, met het kenmerk, dat het substraat een P-type substraat is.ESD protection circuit according to claim 6, characterized in that the substrate is a P-type substrate. 11. ESD beveiligingsschakeling die is opgenomen tussen een invoereinde en een inwendige schakeling van een geïntegreerde schakeling die gevormd wordt op een substraat, met het kenmerk, dat de ESD beveiligingsschakeling omvat: 15 een invoertrap die verbonden is tussen de invoerbaan en de inwendige schakeling van de geïntegreerde schakeling; een eerste NMOS transistor met een kanaal van een eerste halfgeleidertype, waarbij de NMOS transistor voorts een afvoer heeft die verbonden is met de invoerbaan, een 20 poort die verbonden is met een voorspanningspunt, en een bron die verbonden is met een gemeenschappelijk knooppunt, en waarbij het substraat van de eerste NMOS transistor is verbonden met het gemeenschappelijk knooppunt; een weerstand die verbonden is tussen het gemeen-25 schappelijk knooppunt en het voorspanningspunt; en een tweede NMOS transistor met een kanaal van het eerste halfgeleidertype, waarbij de tweede NMOS transistor voorts een parasitaire LBJT daarin heeft gevormd, en waarbij de tweede NMOS transistor een afvoer heeft die 30 verbonden is met de invoerbaan, een bron die verbonden is met het voorspanningspunt, en een poort die verbonden is met het voorspanningspunt; waarbij het substraat van de tweede NMOS transistor en de bron en het substraat van de eerste NMOS transistor 35 samen zijn verbonden met het gemeenschappelijk knooppunt; en 1. c:: · 3 waarbij de parasitaire LBJT een collector heeft die bestaat uit de afvoer van de tweede NMOS transistor en een emitter die bestaat uit de bron van de tweede NMOS transistor en een basis die bestaat uit het substraat van 5 de tweede NMOS transistor.11. ESD protection circuit included between an input end and an internal circuit of an integrated circuit formed on a substrate, characterized in that the ESD protection circuit comprises: an input stage connected between the input path and the internal circuit of the integrated circuit; a first NMOS transistor having a channel of a first semiconductor type, the NMOS transistor further having a drain connected to the input path, a gate connected to a bias point, and a source connected to a common node, and the substrate of the first NMOS transistor is connected to the common node; a resistor connected between the common node and the bias point; and a second NMOS transistor having a channel of the first semiconductor type, the second NMOS transistor further having formed a parasitic LBJT therein, and the second NMOS transistor having a drain connected to the input path, a source connected to the bias point, and a gate connected to the bias point; wherein the substrate of the second NMOS transistor and the source and the substrate of the first NMOS transistor 35 are connected together to the common node; and 1. c :: · 3 wherein the parasitic LBJT has a collector consisting of the drain of the second NMOS transistor and an emitter consisting of the source of the second NMOS transistor and a base consisting of the substrate of the second NMOS transistor. 12. ESD beveiligingsschakeling volgens conclusie 11, met het kenmerk, dat het kanaal van het eerste halfgeleidertype een N-type kanaal is.ESD protection circuit according to claim 11, characterized in that the channel of the first semiconductor type is an N-type channel. 13. ESD beveiligingsschakeling volgens conclusie 12, met 10 het kenmerk, dat het substraat een P-type substraat is.ESD protection circuit according to claim 12, characterized in that the substrate is a P-type substrate. 14. ESD beveiligingsschakeling volgens conclusie 11, met het kenmerk, dat het kanaal van het eerste halfgeleidertype een P-type kanaal is.ESD protection circuit according to claim 11, characterized in that the channel of the first semiconductor type is a P-type channel. 15. ESD beveiligingsschakeling volgens conclusie 14, met 15 het kenmerk, dat het substraat een N-type substraat is.ESD protection circuit according to claim 14, characterized in that the substrate is an N-type substrate. 16. ESD beveiligingsschakeling volgens conclusie 11, met het kenmerk, dat de eerste NMOS transistor is voorzien van een kort kanaal.ESD protection circuit according to claim 11, characterized in that the first NMOS transistor has a short channel. 17. ESD beveiligingsschakeling volgens conclusie 11, met 20 het kenmerk, dat de tweede NMOS transistor is voorzien van een lang kanaal.ESD protection circuit according to claim 11, characterized in that the second NMOS transistor has a long channel. 18. ESD beveiligingsschakeling volgens conclusie 11, met het kenmerk, dat de doorslagspanning van de eerste NMOS transistor lager is dan de doorslagspanning van de tweedeESD protection circuit according to claim 11, characterized in that the breakdown voltage of the first NMOS transistor is lower than the breakdown voltage of the second 25 NMOS transistor. ioc:: o 325 NMOS transistor. ioc :: o 3
NL1008963A 1998-04-22 1998-04-22 Electrostatic discharge (ESD) protection circuit NL1008963C2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
NL1008963A NL1008963C2 (en) 1998-04-22 1998-04-22 Electrostatic discharge (ESD) protection circuit

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL1008963 1998-04-22
NL1008963A NL1008963C2 (en) 1998-04-22 1998-04-22 Electrostatic discharge (ESD) protection circuit

Publications (1)

Publication Number Publication Date
NL1008963C2 true NL1008963C2 (en) 1999-10-25

Family

ID=19767003

Family Applications (1)

Application Number Title Priority Date Filing Date
NL1008963A NL1008963C2 (en) 1998-04-22 1998-04-22 Electrostatic discharge (ESD) protection circuit

Country Status (1)

Country Link
NL (1) NL1008963C2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2773643A1 (en) * 1998-01-15 1999-07-16 United Microelectronics Corp CIRCUIT FOR PROTECTION AGAINST ELECTROSTATIC DISCHARGES OF TRIGGERING SUBSTRATE ON AN INTEGRATED CIRCUIT WITH DEPTH OF INTEGRATION

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4829350A (en) * 1988-05-05 1989-05-09 National Semiconductor Corporation Electrostatic discharge integrated circuit protection
EP0549320A1 (en) * 1991-12-27 1993-06-30 Texas Instruments Incorporated Method and apparatus for ESD protection
US5543650A (en) * 1995-01-12 1996-08-06 International Business Machines Corporation Electrostatic discharge protection circuit employing a mosfet device
US5615073A (en) * 1995-06-22 1997-03-25 National Semiconductor Corporation Electrostatic discharge protection apparatus

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4829350A (en) * 1988-05-05 1989-05-09 National Semiconductor Corporation Electrostatic discharge integrated circuit protection
EP0549320A1 (en) * 1991-12-27 1993-06-30 Texas Instruments Incorporated Method and apparatus for ESD protection
US5543650A (en) * 1995-01-12 1996-08-06 International Business Machines Corporation Electrostatic discharge protection circuit employing a mosfet device
US5615073A (en) * 1995-06-22 1997-03-25 National Semiconductor Corporation Electrostatic discharge protection apparatus

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
CHAU-NENG WU ET AL: "ESD PROTECTION FOR OUTPUT PAD WITH WELL-COUPLED FIELD-OXIDE DEVICE IN 0.5-MUM CMOS TECHNOLOGY", IEEE TRANSACTIONS ON ELECTRON DEVICES, vol. 44, no. 3, March 1997 (1997-03-01), pages 503 - 505, XP000688258 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2773643A1 (en) * 1998-01-15 1999-07-16 United Microelectronics Corp CIRCUIT FOR PROTECTION AGAINST ELECTROSTATIC DISCHARGES OF TRIGGERING SUBSTRATE ON AN INTEGRATED CIRCUIT WITH DEPTH OF INTEGRATION

Similar Documents

Publication Publication Date Title
US6072219A (en) Substrate-triggering electrostatic discharge protection circuit for deep-submicron integrated circuits
US5637900A (en) Latchup-free fully-protected CMOS on-chip ESD protection circuit
EP0723706B1 (en) Electrostatic discharge protection circuit
US5754380A (en) CMOS output buffer with enhanced high ESD protection capability
US5615073A (en) Electrostatic discharge protection apparatus
US20020153571A1 (en) Electrostatic discharge protection structures having high holding current for latch-up immunity
US9704850B2 (en) Electrostatic discharge protection device comprising a silicon controlled rectifier
US7282767B2 (en) Guardwall structures for ESD protection
WO2006060408A2 (en) Body-biased pmos protection against electrotatic discharge
JP2007235151A (en) Protection structure for integrated circuit
US20200219867A1 (en) ESD-Robust Stacked Driver
US20050017306A1 (en) Semiconductor integrated circuit
US20060065932A1 (en) Circuit to improve ESD performance made by fully silicided process
US20060092592A1 (en) ESD protection circuit with adjusted trigger voltage
US6455898B1 (en) Electrostatic discharge input protection for reducing input resistance
EP0848425A2 (en) Semiconductor device including protection means
US20060022272A1 (en) Electrostatic discharge protection device and circuit thereof
JP3317345B2 (en) Semiconductor device
NL1008963C2 (en) Electrostatic discharge (ESD) protection circuit
JP3472911B2 (en) Semiconductor device
US7485905B2 (en) Electrostatic discharge protection device
US7238969B2 (en) Semiconductor layout structure for ESD protection circuits
US20060023379A1 (en) [electrostatic discharge protection device and circuit thereof]
JP4127007B2 (en) Semiconductor device
KR20070074036A (en) Electrostatic discharge protection device for uniform turn-on with multi-finger type ggnmosfet

Legal Events

Date Code Title Description
PD2B A search report has been drawn up
V1 Lapsed because of non-payment of the annual fee

Effective date: 20101101