NL1008071C2 - DRAM manufacture - Google Patents
DRAM manufacture Download PDFInfo
- Publication number
- NL1008071C2 NL1008071C2 NL1008071A NL1008071A NL1008071C2 NL 1008071 C2 NL1008071 C2 NL 1008071C2 NL 1008071 A NL1008071 A NL 1008071A NL 1008071 A NL1008071 A NL 1008071A NL 1008071 C2 NL1008071 C2 NL 1008071C2
- Authority
- NL
- Netherlands
- Prior art keywords
- layer
- forming
- dielectric layer
- titanium
- intermediate level
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims abstract description 23
- 239000010936 titanium Substances 0.000 claims abstract description 22
- 229910052719 titanium Inorganic materials 0.000 claims abstract description 22
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 238000000059 patterning Methods 0.000 claims abstract 3
- 238000000034 method Methods 0.000 claims description 19
- 239000003990 capacitor Substances 0.000 claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 229910052721 tungsten Inorganic materials 0.000 claims description 9
- 239000010937 tungsten Substances 0.000 claims description 9
- 239000011521 glass Substances 0.000 claims description 6
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 5
- -1 tungsten nitride Chemical class 0.000 claims description 5
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 4
- GPBUGPUPKAGMDK-UHFFFAOYSA-N azanylidynemolybdenum Chemical compound [Mo]#N GPBUGPUPKAGMDK-UHFFFAOYSA-N 0.000 claims description 4
- 238000005229 chemical vapour deposition Methods 0.000 claims description 4
- 229910052750 molybdenum Inorganic materials 0.000 claims description 4
- 239000011733 molybdenum Substances 0.000 claims description 4
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 4
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 3
- 229910052697 platinum Inorganic materials 0.000 claims description 3
- 229910001936 tantalum oxide Inorganic materials 0.000 claims description 3
- HIVGXUNKSAJJDN-UHFFFAOYSA-N [Si].[P] Chemical compound [Si].[P] HIVGXUNKSAJJDN-UHFFFAOYSA-N 0.000 claims description 2
- MXSJNBRAMXILSE-UHFFFAOYSA-N [Si].[P].[B] Chemical compound [Si].[P].[B] MXSJNBRAMXILSE-UHFFFAOYSA-N 0.000 claims description 2
- 229910052454 barium strontium titanate Inorganic materials 0.000 claims description 2
- JQJCSZOEVBFDKO-UHFFFAOYSA-N lead zinc Chemical compound [Zn].[Pb] JQJCSZOEVBFDKO-UHFFFAOYSA-N 0.000 claims description 2
- 238000005240 physical vapour deposition Methods 0.000 claims description 2
- MPEAWMWBIRPXAY-UHFFFAOYSA-N [Pt].[Re].[W] Chemical compound [Pt].[Re].[W] MPEAWMWBIRPXAY-UHFFFAOYSA-N 0.000 claims 1
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052710 silicon Inorganic materials 0.000 abstract description 6
- 239000010703 silicon Substances 0.000 abstract description 6
- 238000005336 cracking Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
Werkwijze voor het vervaardigen van een Dynamic Random Access Memory-inricht ing.Method of Manufacturing a Dynamic Random Access Memory Device.
ACHTERGROND VAN DE UITVINDING Gebied van de uitvindingBACKGROUND OF THE INVENTION Field of the invention
De uitvinding heeft betrekking op een werkwijze voor het vervaardigen van een Dynamic Random Access Memory (DRAM)-5 inrichting en, meer in het bijzonder, op een werkwijze voor het vervaardigen van een DRAM-inrichting voor het verminderen van de spanning tussen een bovenelektrode van een DRAM-condensator en een tussenniveau-diëlektrische laag.The invention relates to a method of manufacturing a Dynamic Random Access Memory (DRAM) -5 device and, more particularly, to a method of manufacturing a DRAM device for reducing the voltage between an upper electrode of a DRAM capacitor and an intermediate level dielectric layer.
10 Beschrijving van verwante technologie10 Description of related technology
Het hoofddoel van de condensator in een DRAM-inrichting is om logische data te bewaren. De capaciteit in een DRAM-inrichting moet groot genoeg zijn, zodat de datatoe-gangstijd sneller kan zijn. Wanneer de omvang van de inrich-15 ting wordt verlaagd, neemt de capaciteit af. Het is kenmerkend om een hoog-k-diëlektrisch materiaal voor DRAM-conden-satoren te gebruiken. Onder gebruikmaking van het hoog-k-diëlektricum kan de capaciteit bij dezelfde dikte van het diëlektricum groter zijn.The main purpose of the capacitor in a DRAM device is to preserve logical data. The capacity in a DRAM device must be large enough so that the data access time can be faster. When the size of the device is reduced, the capacity decreases. It is typical to use a high-k dielectric material for DRAM capacitors. Using the high-k dielectric, the capacity at the same thickness of the dielectric may be greater.
20 De halfgeleiderstructuurconfiguratie van een hoog-k- diëlektrisch materiaal voor een conventionele DRAM-inrich-ting-geheugenceleenheid is in het schematische dwarsdoorsne-de-aanzicht van fig. 1 getoond. Een veldoxidelaag 11, een meervoudige gatelaag 13' source/draingebieden 12 en een 25 woordlijn 14 van een MOS-transistor 15 zijn over het oppervlak van een siliciumsubstraat 10 gevormd. Na de vorming van de transistor 15 is een oxidelaag 16 over het oppervlak van het substraat 10 aangebracht. Contactopeningen 17 zijn op aangegeven plaatsen boven de source/draingebieden 12 gevormd 30 door middel van etsen. De contactopeningen 17 worden vervolgens gevuld met een geleidend materiaal zoals wolfraam om pluggen 18 te vormen. Een geleidende laag 19, zoals een zwaar gedoteerde polysiliciumlaag, wordt over de pluggen 18 aangebracht om een vloerelektrode van de condensator te vormen.The semiconductor structure configuration of a high-kielectric material for a conventional DRAM device memory cell unit is shown in the schematic cross-sectional view of Figure 1. A field oxide layer 11, a multiple gate layer 13 'source / drain regions 12 and a word line 14 of an MOS transistor 15 are formed over the surface of a silicon substrate 10. After the formation of the transistor 15, an oxide layer 16 is applied over the surface of the substrate 10. Contact holes 17 are formed at indicated locations above the source / drain regions 12 by etching. The contact holes 17 are then filled with a conductive material such as tungsten to form plugs 18. A conductive layer 19, such as a heavily doped polysilicon layer, is applied over the plugs 18 to form a floor electrode of the capacitor.
35 Een diëlektrische laag 20, zoals een tantaliumoxide (Ta205)- 100807 1 2 laag, wordt boven op de geleidende laag 19 en de oxidelaag 16 aangebracht. Een titaniumnitridelaag 21 wordt over de diëlek-trische laag 20 aangebracht om een bovenelektrode van de condensator te vormen. Vervolgens wordt een tussenniveau-diëlek-5 trische laag 22, zoals een boriumfosforsiliciumglas (BPSG)-laag, over de titaniumnitridelaag 21 gevormd om de vervaardiging van de conventionele DRAM-inrichting te voltooien.A dielectric layer 20, such as a tantalum oxide (Ta 2 O 5) - 100 807 1 2 layer, is applied on top of the conductive layer 19 and the oxide layer 16. A titanium nitride layer 21 is applied over the dielectric layer 20 to form an upper electrode of the capacitor. Then, an intermediate level dielectric layer 22, such as a boron phosphorosilicon glass (BPSG) layer, is formed over the titanium nitride layer 21 to complete the manufacture of the conventional DRAM device.
De titaniumnitridelaag 21 wordt gebruikt als de bovenelektrode van de DRAM-condensator, terwijl de diëlektri-10 sche laag een hoog-k-diëlektrische laag is in de bovengenoemde DRAM-inrichting. De spanning tussen de titaniumnitridelaag 21 en de tussenniveau-diëlektrische laag 22 van de DRAM-con-densator zal toenemen wanneer de temperatuur boven 600°C ligt. Dit zal de tussenniveau-diëlektrische laag 22 doen 15 scheuren, waardoor derhalve de lekstroom gedurende de volgende terugstroming van BPSG voor planarisatie zal toenemen.The titanium nitride layer 21 is used as the top electrode of the DRAM capacitor, while the dielectric layer is a high-k dielectric layer in the above DRAM device. The voltage between the titanium nitride layer 21 and the intermediate level dielectric layer 22 of the DRAM capacitor will increase when the temperature is above 600 ° C. This will rupture the intermediate level dielectric layer 22, thus increasing the leakage current during the next BPSG backflow for planarization.
Om derhalve de spanning tussen de titaniumnitridelaag en de tussennniveau-diëlektrische laag 22 te verminderen en het scheuren en de lekstroom te doen afnemen, wordt een 20 polysiliciumlaag gevormd tussen de titaniumnitridelaag 21 en de tussenniveau-diëlektrische laag 22 om de bovengenoemde problemen te overwinnen. Een andere halfgeleiderstructuurcon-figuratie van een hoog-k-diëlektrisch materiaal voor een conventionele DRAM-inrichting-geheugenceleenheid is in het sche-25 matische dwarsdoorsnede-aanzicht van fig. 2 getoond. Een veldoxidelaag 31, een meervoudige gatelaag 33, source/drain-gebieden 32 en een woordlijn 34 van de MOS-transistor 35 zijn over het oppervlak van een siliciumsubstraat 30 gevormd. Na de vorming van de transistor 35 wordt een oxidelaag 36 op het 30 oppervlak van het substraat 30 aangebracht. Contactopeningen 37 worden op aangegeven plaatsen boven de source/draingebie-den 32 gevormd door middel van etsen. De contactopeningen 37 worden vervolgens gevuld met een geleidend materiaal, zoals wolfraam, om pluggen 38 te vormen. Een geleidende laag 39, 35 zoals een zwaar gedoteerde polysilicumlaag, wordt over de plug 38 aangebracht en vormt een vloerelektrode van de condensator. Een diëlektrische laag 40, zoals een tantalium-oxidelaag, wordt boven op de geleidende laag 39 en de oxidelaag 36 aangebracht. Een titaniumnitridelaag 41 wordt over de 1008071 3 diëlektrische laag 40 aangebracht om een bovenelektrode van de condensator te vormen. Vervolgens wordt een polysilicium-laag 42 over de titaniumnitridelaag 41 aangebracht. Een tus-senniveau-diëlektrische laag 43, zoals een boriumfosforsili-5 ciumglaslaag, wordt over de titaniumnitridelaag 41 gevormd om de vervaardiging van deze conventionele DRAM-inrichting te voltooien.Therefore, in order to reduce the voltage between the titanium nitride layer and the intermediate level dielectric layer 22 and decrease the cracking and leakage current, a polysilicon layer is formed between the titanium nitride layer 21 and the intermediate level dielectric layer 22 to overcome the above-mentioned problems. Another semiconductor structure configuration of a high-k dielectric material for a conventional DRAM device memory cell unit is shown in the schematic cross-sectional view of Figure 2. A field oxide layer 31, a multiple gate layer 33, source / drain regions 32, and a word line 34 of the MOS transistor 35 are formed over the surface of a silicon substrate 30. After the formation of the transistor 35, an oxide layer 36 is applied to the surface of the substrate 30. Contact holes 37 are formed by etching at indicated locations above the source / drain areas 32. The contact openings 37 are then filled with a conductive material, such as tungsten, to form plugs 38. A conductive layer 39, 35, such as a heavily doped polysilic layer, is applied over the plug 38 and forms a floor electrode of the capacitor. A dielectric layer 40, such as a tantalum oxide layer, is applied on top of the conductive layer 39 and the oxide layer 36. A titanium nitride layer 41 is applied over the 1008071 3 dielectric layer 40 to form an upper electrode of the capacitor. Then, a polysilicon layer 42 is applied over the titanium nitride layer 41. An intermediate level dielectric layer 43, such as a boron phosphorsilicon glass layer, is formed over the titanium nitride layer 41 to complete the manufacture of this conventional DRAM device.
De bekende werkwijzen voor het vormen van een poly-siliciumlaag tussen de titaniumnitridelaag en de tussen-10 niveau-diëlektrische laag maken de vervaardiging complexer en kostbaar, ofschoon hierdoor wel scheurvorming en lekstroom worden verminderd.Known methods of forming a polysilicon layer between the titanium nitride layer and the intermediate level dielectric layer make manufacturing more complex and expensive, although they do reduce cracking and leakage current.
SAMENVATTING VAN DE UITVINDINGSUMMARY OF THE INVENTION
15 Het is derhalve een doel van de onderhavige uitvin ding om een werkwijze te verschaffen voor het vervaardigen van een DRAM-inrichting, welke scheurvorming en lekstroom tussen de bovenelektrode en de tussenniveau-diëlektrische laag vermijdt door het vormen van een titaniumlaag tussen de 20 bovenelektrode en de tussenniveau-diëlektrische laag.It is therefore an object of the present invention to provide a method of manufacturing a DRAM device which avoids cracking and leakage current between the top electrode and the intermediate level dielectric layer by forming a titanium layer between the top electrode and the intermediate level dielectric layer.
Het is een ander doel van de onderhavige uitvinding om een werkwijze voor het vervaardigen van de DRAM-inrichting te verschaffen, welke de spanning vermindert en de hechting tussen de bovenelektrode en de tussenniveau-diëlektrische 25 laag verbetert, door het vormen van een titaniumlaag tussen de bovenelektrode en de tussenniveau-diëlektrische laag.It is another object of the present invention to provide a method of manufacturing the DRAM device which reduces the voltage and improves the adhesion between the top electrode and the intermediate level dielectric layer by forming a titanium layer between the upper electrode and the intermediate level dielectric layer.
Het is een verder doel van de onderhavige uitvinding om een werkwijze voor het vervaardigen van de DRAM-inrichting te verschaffen, waarbij de titaniumlaag en de titaniumnitri-30 delaag in dezelfde kamer worden gevormd. Dit vermindert de complexiteit van het vervaardigen van de DRAM-inrichting en de kosten.It is a further object of the present invention to provide a method of manufacturing the DRAM device in which the titanium layer and the titanium nitrile layer are formed in the same chamber. This reduces the complexity of manufacturing the DRAM device and the cost.
De werkwijze voor het vervaardigen van de DRAM-in-richting omvat: het vormen van een transistor bestaande uit 35 een gate, een source/draingebied en een woordlijn op een si-liciumsubstraat. Een oxidelaag wordt gevormd die de transistor bedekt. Een contactopening wordt in de oxidelaag gevormd om het oppervlak van het source/draingebied bloot të leggen. Een geleidende laag wordt in de contactopening gevormd en 100807 1 4 bedekt de oxidelaag. De geleidende laag is van een patroon voorzien om een aantal vloerelektroden te vormen. De vloere-lektroden zijn gekoppeld met het source/draingebied door de contactopening. Een diëlektrische laag wordt op het oppervlak 5 van de vloerelektroden en de oxidelaag gevormd. Een bovenelektrode wordt gevormd die de hoog-k-diëlektrische laag bedekt. Een titaniumlaag wordt op de bovenelektrode gevormd.The method of manufacturing the DRAM device includes: forming a transistor consisting of a gate, a source / drain region, and a word line on a silicon substrate. An oxide layer is formed covering the transistor. A contact opening is formed in the oxide layer to expose the surface of the source / drain region. A conductive layer is formed in the contact opening and 100807 1 4 covers the oxide layer. The conductive layer is patterned to form a number of floor electrodes. The floor electrodes are coupled to the source / drain region through the contact opening. A dielectric layer is formed on the surface 5 of the floor electrodes and the oxide layer. An upper electrode is formed covering the high-k dielectric layer. A titanium layer is formed on the top electrode.
, Vervolgens wordt een tussenniveau-diëlektrische laag gevormd op de titaniumlaag.Then, an intermediate level dielectric layer is formed on the titanium layer.
10 Opgemerkt wordt dat uit de Amerikaanse octrooipubli- katies US-A-5 279 985 en US-A-5 187 557 weliswaar bekend is om een titaniumlaag toe te passen in de condensatorstructuur van een halfgeleider-inrichting, zoals een DRAM-inrichting, maar het betreft hier echter niet het vormen van een titani-15 umlaag op de bovenelektrode van de condensatorstructuur en het vervolgens vormen van een tusseniveau-diëlektrische laag op de titaniumlaag.It is noted that it is known from US patent publications US-A-5 279 985 and US-A-5 187 557 to use a titanium layer in the capacitor structure of a semiconductor device, such as a DRAM device, but however, it is not concerned here with forming a titanium-15 µm layer on the top electrode of the capacitor structure and then forming an intermediate level dielectric layer on the titanium layer.
Voorts wordt opgemerkt dat in de Europese octrooipu-blikatie EP-A-0 784 347 de toepassing van titanium voor de 20 bovenste elektrode in de condensatorstructuur van een DRAM-inrichting wordt overwogen, maar het betreft hier echter eveneens niet de toepassing van een titaniumlaag tussen de bovenelektrode en een tussenniveau-diëlektrische laag.It is further noted that in European patent publication EP-A-0 784 347 the use of titanium for the top electrode in the capacitor structure of a DRAM device is contemplated, but this also does not concern the use of a titanium layer between the top electrode and an intermediate level dielectric layer.
25 KORTE BESCHRIJVING VAN DE TEKENINGEN25 BRIEF DESCRIPTION OF THE DRAWINGS
Andere doelstellingen, aspecten en voordelen van de onderhavige uitvinding zullen duidelijk worden door middel van de volgende gedetailleerde beschrijving van een voorkeursuitvoeringsvorm die echter niet beperkend is. De be-30 schrijving wordt gemaakt onder verwijzing naar de bijgaande tekeningen in welke fig. 1 een dwarsdoorsnede-aanzicht is dat een conventionele geheugenceleenheid voor een DRAM-inrichting toont, fig. 2 een dwarsdoorsnede-aanzicht is dat een andere 35 conventionele geheugenceleenheid voor een DRAM-inrichting toont en fig. 3A-3C dwarsdoorsnede-aanzichten tonen van een geheugenceleenheid voor een in overeenstemming met een voor- 100 bu J 1 5 keursuitvoeringsvorm van de uitvinding vervaardigde DRAM-inrichting .Other objects, aspects and advantages of the present invention will become apparent from the following detailed description of a preferred embodiment, which is not, however, limiting. The description is made with reference to the accompanying drawings in which Fig. 1 is a cross-sectional view showing a conventional memory cell unit for a DRAM device, Fig. 2 is a cross-sectional view showing another conventional memory cell unit for a DRAM device. DRAM device and FIGS. 3A-3C show cross-sectional views of a memory cell unit for a DRAM device manufactured in accordance with a preferred embodiment of the invention.
BESCHRIJVING VAN DE VOORKEURSUITVOERINGSVORM 5 Een gedetailleerde beschrijving van de werkwijze volgens de uitvinding volgt onder verwijzing naar fig. 3A-3C, welke de dwarsdoorsnede tonen van een geheugenceleenheid van een in overeenstemming met deze uitvinding vervaardigde DRAM-inrichting. Merk op dat deze schematische tekeningen niet 10 zijn uitgevoerd in overeenstemming met de juiste fysische afmetingsschaal, aangezien zij het hoofddoel dienen om de werkwijzestappen van de uitvinding toe te lichten.DESCRIPTION OF THE PREFERRED EMBODIMENT A detailed description of the method of the invention follows with reference to Figures 3A-3C, which show the cross section of a memory cell unit of a DRAM device manufactured in accordance with this invention. Note that these schematic drawings are not performed in accordance with the correct physical size scale, as they serve the main purpose of explaining the method steps of the invention.
Onder verwijzing naar fig. 3A wordt een siliciumsub-straat 50 verschaft als de basis voor de constructie van de 15 DRAM-inrichting. Een veldoxidelaag 51, een polysiliciumgate-laag 53, source/draingebieden 52 en een woordlijn 54 van de MOS-transistor 55 worden over het oppervlak van het silicium-substraat 50 gevormd. Vervolgens wordt bijvoorbeeld een chemische opdamptechniek gebruikt om een oxidelaag 56 boven de 20 MOS-transistor 55 te vormen. De oxidelaag 56 is van een patroon voorzien om een contactopening 57 boven de source/draingebieden 52 te vormen. Een geleidende laag 58 wordt op de oxidelaag 56 en de contactopening 57 aangebracht. De geleidende laag 58 wordt gevuld in de contactopening 57.Referring to Fig. 3A, a silicon substrate 50 is provided as the basis for the construction of the DRAM device. A field oxide layer 51, a polysilicon gate layer 53, source / drain regions 52, and a word line 54 of the MOS transistor 55 are formed over the surface of the silicon substrate 50. Then, for example, a chemical vapor deposition technique is used to form an oxide layer 56 above the 20 MOS transistor 55. The oxide layer 56 is patterned to form a contact opening 57 above the source / drain regions 52. A conductive layer 58 is applied to the oxide layer 56 and the contact opening 57. The conductive layer 58 is filled in the contact opening 57.
25 De geleidende laag 58 kan bijvoorbeeld een zwaar gedoteerde polysiliciumlaag, een halfkorrelvormige polysilicium, wolfraam, platina, rutenium, wolfraamnitride, titaniumntride, molybdeen, molybdeennitride of tantaliumnitride zijn.The conductive layer 58 may be, for example, a heavily doped polysilicon layer, a semi-grain polysilicon, tungsten, platinum, rutenium, tungsten nitride, titanium nitride, molybdenum, molybdenum nitride or tantalum nitride.
Onder verwijzing naar fig. 3B wordt de geleidende 30 laag 58 getoond die van een patroon is voorzien om een aantal vloerelektroden 5, 9 gekoppeld met de source/draingebieden 52 door middel van de contactopening 57, te vormen. Een hoog-k-diëlektrische laag 60, zoals een barium-strontiumtitanaat-, lood-zinktitanaat- of tantaliumoxidelaag wordt aangebracht op 35 de vloerelektroden 59 en de blootgelegde oxidelaag 56. Vervolgens wordt een bovenelektrode 61 gevormd op het oppervlak van de hoog-k-diëlektrische laag 60. De bovenelektrode 61 kan bijvoorbeeld een wolfraam-, platina-, rutenium-, wolfraamni- 1008071 6 tride-, titaniumnitride-, molybdeen-, molybdeennitride- of tantaliumnitridelaag zijn.Referring to Fig. 3B, the conductive layer 58 is patterned to form a plurality of floor electrodes 5, 9 coupled to the source / drain regions 52 through the contact opening 57. A high k-dielectric layer 60, such as a barium strontium titanate, lead zinc titanate or tantalum oxide layer, is applied to the floor electrodes 59 and the exposed oxide layer 56. Then, an upper electrode 61 is formed on the surface of the high k dielectric layer 60. The top electrode 61 may be, for example, a tungsten, platinum, rutenium, tungsten nitride, titanium nitride, molybdenum, molybdenum nitride, or tantalum nitride layer.
Onder verwijzing naar fig. 3C wordt bijvoorbeeld gebruik gemaakt van een chemische opdamptechniek of een fysi-5 sche opdamptechniek om een titaniumlaag 62 op de bovenelektrode 61 aan te brengen. De titaniumlaag 62 en de titanium-nitridelaag kunnen in dezelfde kamer zijn gevormd. Derhalve worden de fabricagekosten verminderd. Tenslotte wordt een tussenniveau-diëlektrische laag 63, zoals een boriumfosfor-10 siliciumglas- of fosforsiliciumglaslaag, gevormd over de titaniumlaag 62. Aangezien de nafabricagestappen niet relevant zijn in het kader van de uitvinding wordt hierop niet verder ingegaan.With reference to Fig. 3C, for example, a chemical vapor deposition technique or a physical vapor deposition technique is used to apply a titanium layer 62 to the top electrode 61. The titanium layer 62 and the titanium nitride layer can be formed in the same chamber. Therefore, manufacturing costs are reduced. Finally, an intermediate level dielectric layer 63, such as a boron phosphorus silicon glass or phosphorus silicon glass layer, is formed over the titanium layer 62. Since the post-fabrication steps are not relevant in the context of the invention, this is not further discussed.
Als gevolg hiervan is de spanning tussen de titani-15 umlaag 62 en de tussenniveau-diëlektrische laag 63 geringer, teneinde de titaniumlaag 62 tussen de bovenelektrodelaag 61, zoals een titaniumnitridelaag, te vormen en de tussenniveau-diëlektrische laag 63 vermindert de spanning tussen de bovenelektrodelaag 61 en de tussenniveau-diëlektrische laag 63.As a result, the voltage between the titanium-15 µm layer 62 and the intermediate level dielectric layer 63 is lower, so as to form the titanium layer 62 between the upper electrode layer 61, such as a titanium nitride layer, and the intermediate level dielectric layer 63 reduces the voltage between the upper electrode layer 61 and the intermediate level dielectric layer 63.
20 Daarenboven worden een titaniumoxidelaag en een titaniumsili-cidelaag tussen de titaniumlaag 62 en de tussenniveau-diëlektrische laag 63 gevormd in daarna volgende warmtebehandelingen. Dit verbetert de hechting en vermijdt scheurvorming en lekstroom.In addition, a titanium oxide layer and a titanium silicide layer between the titanium layer 62 and the intermediate level dielectric layer 63 are formed in subsequent heat treatments. This improves adhesion and avoids cracking and leakage.
25 Ofschoon de uitvinding is beschreven bij wijze van voorbeeld en in termen van een voorkeursuitvoeringsvorm, dient het duidelijk te zijn dat de uitvinding niet tot deze uitvoeringsvorm beperkt behoeft te zijn. Integendeel, deze is bedoeld om diverse modificaties en overeenkomstige uitvoerin-30 gen te omvatten die binnen de geest en omvang van de navolgende conclusies zijn opgenomen, waarvan de omvang in de ruimste interpretatie daarvan dient te worden beschouwd teneinde al dergelijke wijzigingen en overeenkomstige structuren te omvatten.Although the invention has been described by way of example and in terms of a preferred embodiment, it should be understood that the invention need not be limited to this embodiment. Rather, it is intended to encompass various modifications and corresponding embodiments which are incorporated within the spirit and scope of the following claims, the scope of which is to be considered in the broadest interpretation thereof to include all such modifications and corresponding structures. .
10080? *10080? *
Claims (12)
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9727213A GB2326524B (en) | 1997-12-23 | 1997-12-23 | Method of fabricating a dynamic random access memory device |
| NL1008071A NL1008071C2 (en) | 1997-12-23 | 1998-01-20 | DRAM manufacture |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9727213A GB2326524B (en) | 1997-12-23 | 1997-12-23 | Method of fabricating a dynamic random access memory device |
| GB9727213 | 1997-12-23 | ||
| NL1008071 | 1998-01-20 | ||
| NL1008071A NL1008071C2 (en) | 1997-12-23 | 1998-01-20 | DRAM manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| NL1008071C2 true NL1008071C2 (en) | 1999-07-21 |
Family
ID=26312835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| NL1008071A NL1008071C2 (en) | 1997-12-23 | 1998-01-20 | DRAM manufacture |
Country Status (2)
| Country | Link |
|---|---|
| GB (1) | GB2326524B (en) |
| NL (1) | NL1008071C2 (en) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7394791B2 (en) | 1997-12-17 | 2008-07-01 | Interdigital Technology Corporation | Multi-detection of heartbeat to reduce error probability |
| US6222832B1 (en) | 1998-06-01 | 2001-04-24 | Tantivy Communications, Inc. | Fast Acquisition of traffic channels for a highly variable data rate reverse link of a CDMA wireless communication system |
| US9525923B2 (en) | 1997-12-17 | 2016-12-20 | Intel Corporation | Multi-detection of heartbeat to reduce error probability |
| US7936728B2 (en) | 1997-12-17 | 2011-05-03 | Tantivy Communications, Inc. | System and method for maintaining timing of synchronization messages over a reverse link of a CDMA wireless communication system |
| US8134980B2 (en) | 1998-06-01 | 2012-03-13 | Ipr Licensing, Inc. | Transmittal of heartbeat signal at a lower level than heartbeat request |
| US7773566B2 (en) | 1998-06-01 | 2010-08-10 | Tantivy Communications, Inc. | System and method for maintaining timing of synchronization messages over a reverse link of a CDMA wireless communication system |
| US6965778B1 (en) | 1999-04-08 | 2005-11-15 | Ipr Licensing, Inc. | Maintenance of channel usage in a wireless communication system |
| WO2001058044A2 (en) | 2000-02-07 | 2001-08-09 | Tantivy Communications, Inc. | Minimal maintenance link to support synchronization |
| US8155096B1 (en) | 2000-12-01 | 2012-04-10 | Ipr Licensing Inc. | Antenna control system and method |
| US6954448B2 (en) | 2001-02-01 | 2005-10-11 | Ipr Licensing, Inc. | Alternate channel for carrying selected message types |
| ES2626289T3 (en) | 2001-06-13 | 2017-07-24 | Intel Corporation | Method and apparatus for transmitting heartbeat signal at a lower level than the heartbeat request |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5187557A (en) * | 1989-11-15 | 1993-02-16 | Nec Corporation | Semiconductor capacitor with a metal nitride film and metal oxide dielectric |
| US5279985A (en) * | 1991-09-19 | 1994-01-18 | Nec Corporation | Semiconductor device and method of fabrication thereof |
| JPH06200366A (en) * | 1993-01-05 | 1994-07-19 | Mitsubishi Electric Corp | Thin-film device and method for forming the device |
| EP0784347A2 (en) * | 1992-06-18 | 1997-07-16 | Matsushita Electronics Corporation | Semiconductor device having capacitor |
| JPH09219501A (en) * | 1995-12-08 | 1997-08-19 | Hitachi Ltd | Semiconductor integrated circuit device and manufacture thereof |
| JPH09266200A (en) * | 1996-01-26 | 1997-10-07 | Matsushita Electron Corp | Manufacture of semiconductor device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3369827B2 (en) * | 1995-01-30 | 2003-01-20 | 株式会社東芝 | Semiconductor device and manufacturing method thereof |
-
1997
- 1997-12-23 GB GB9727213A patent/GB2326524B/en not_active Expired - Fee Related
-
1998
- 1998-01-20 NL NL1008071A patent/NL1008071C2/en not_active IP Right Cessation
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5187557A (en) * | 1989-11-15 | 1993-02-16 | Nec Corporation | Semiconductor capacitor with a metal nitride film and metal oxide dielectric |
| US5279985A (en) * | 1991-09-19 | 1994-01-18 | Nec Corporation | Semiconductor device and method of fabrication thereof |
| EP0784347A2 (en) * | 1992-06-18 | 1997-07-16 | Matsushita Electronics Corporation | Semiconductor device having capacitor |
| JPH06200366A (en) * | 1993-01-05 | 1994-07-19 | Mitsubishi Electric Corp | Thin-film device and method for forming the device |
| JPH09219501A (en) * | 1995-12-08 | 1997-08-19 | Hitachi Ltd | Semiconductor integrated circuit device and manufacture thereof |
| JPH09266200A (en) * | 1996-01-26 | 1997-10-07 | Matsushita Electron Corp | Manufacture of semiconductor device |
Non-Patent Citations (3)
| Title |
|---|
| PATENT ABSTRACTS OF JAPAN vol. 18, no. 562 (C - 1265) 27 October 1994 (1994-10-27) * |
| PATENT ABSTRACTS OF JAPAN vol. 97, no. 12 25 December 1997 (1997-12-25) * |
| PATENT ABSTRACTS OF JAPAN vol. 98, no. 2 30 January 1998 (1998-01-30) * |
Also Published As
| Publication number | Publication date |
|---|---|
| GB9727213D0 (en) | 1998-02-25 |
| GB2326524A (en) | 1998-12-23 |
| GB2326524B (en) | 1999-11-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6046081A (en) | Method for forming dielectric layer of capacitor | |
| US5693553A (en) | Semiconductor device and manufacturing method of the same | |
| US5187638A (en) | Barrier layers for ferroelectric and pzt dielectric on silicon | |
| KR940009628B1 (en) | Capacitor and manufacturing method thereof | |
| US7381613B2 (en) | Self-aligned MIM capacitor process for embedded DRAM | |
| NL1008071C2 (en) | DRAM manufacture | |
| US6288446B2 (en) | Semiconductor device with pillar-shaped capacitor storage node | |
| US6143601A (en) | Method of fabricating DRAM | |
| US5970340A (en) | Method for making semiconductor device incorporating an electrical contact to an internal conductive layer | |
| US6072210A (en) | Integrate DRAM cell having a DRAM capacitor and a transistor | |
| JPH0529563A (en) | Semiconductor integrated circuit device and manufacture thereof | |
| US5828129A (en) | Semiconductor memory device including a capacitor having a top portion which is a diffusion barrier | |
| US6114200A (en) | Method of fabricating a dynamic random access memory device | |
| US5742472A (en) | Stacked capacitors for integrated circuit devices and related methods | |
| US20040214428A1 (en) | Method of forming conductive layers in the trenches or through holes made in an insulating film on a semiconductor substrate | |
| US6040596A (en) | Dynamic random access memory devices having improved peripheral circuit resistors therein | |
| KR100416124B1 (en) | Semiconductor device and manufacturing of semiconductor | |
| US20040056353A1 (en) | Semiconductor device having cell plugs | |
| JPH10233493A (en) | Manufacture of capacitor in semiconductor device | |
| US6924523B2 (en) | Semiconductor memory device and method for manufacturing the device | |
| US20020175329A1 (en) | Semiconductor apparatus and method of making same | |
| US20020020866A1 (en) | Method for manufacturing a capacitor having a two-layer lower electrode | |
| JP3120462B2 (en) | Semiconductor integrated circuit device and method of manufacturing the same | |
| US20070108492A1 (en) | Semiconductor device and method for producing the same | |
| JPH08236721A (en) | Semiconductor device and method of its fabrication |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PD2B | A search report has been drawn up | ||
| V1 | Lapsed because of non-payment of the annual fee |
Effective date: 20110801 |