NL1005624C2

NL1005624C2 - Poly:silicon CMP processing high density DRAM memory cell structure - includes depositing 1st and 2nd insulating, 1st and 2nd poly:silicon, 3rd insulating, removing redundant 2nd poly:silicon and 3rd insulating, forming dielectric & deposit 3rd poly:silicon

Info

Publication number: NL1005624C2
Application number: NL1005624A
Authority: NL
Inventors: Sun Shih-Wei
Original assignee: United Microelectronics Corp
Priority date: 1997-03-25
Filing date: 1997-03-25
Publication date: 2000-02-08
Also published as: NL1005624A1

Abstract

Producing memory device on substrate, which has a charge storage capacitor, includes the following: - Provide a transistor, which has already formed source/drain and gate electrode on its surface; - Deposit 1st insulating layer on transistor; - Deposit 2nd insulating layer, which has different material with 1st insulating, on 1st insulating layer; - Through 1st and 2nd insulating layer to provide 1st contact window to expose 1st source/drain of transistor; - Deposit 1st polysilicon on 2nd insulating layer, the 1st polysilicon is doing electrical contact with 1st source/drain of transistor; - Deposit 3rd insulating layer on 1st polysilicon layer, and image 3rd insulating layer to provide 2nd contact window to expose 1st polysilicon layer; - Deposit 2nd polysilicon to fill 2nd contact window; - Proceed polishing to remove redundant part of 2nd polysilicon; - Remove 3rd insulating layer to expose polysilicon superstructure vertically extended on 1st polysilicon layer, and form portion of bottom electrode of charge storage capacitor; - Form dielectric on top of polysilicon superstructure and 1st polysilicon layer; - Deposit 3rd polysilicon layer, and form upper electrode of charge storage capacitor.

Description

POLYSICILIUM CMP-PROCES VOOR HOGE-DICHTHEID-DRAM-CELSTRUCTURENPOLYSICILY CMP PROCESS FOR HIGH DENSITY DRAM CELL STRUCTURES

De onderhavige uitvinding heeft betrekking op de vorming van 5 condensatorstructuren over gedoteerde gebieden binnen halfgeleiderinrichtingen en, meer in het bijzonder, op de vorming van condensatorinrichtingen die lading opslaan binnen dynamische willekeurig toegankelijke geheugen (DRAM-)inrichtingen (DRAM = dynamic random access memory).The present invention relates to the formation of capacitor structures over doped regions within semiconductor devices and, more specifically, to the formation of capacitor devices that store charge within dynamic random access memory (DRAM) devices.

Verdere reducties van de grootte van geheugencellen binnen dynamische 10 willekeurig toegankelijke geheugen (DRAM-)inrichtingen, en overeenkomstige vergrotingen van de opslagdichtheid van DRAM's, bieden een verscheidenheid aan uitdagingen met betrekking tot de gereduceerde afmetingen van de structuren binnen de geheugencel en de verhoogde verwerkingsmoeilijkheid die behoort bij het maken van dergelijke kleine structuren. De typische DRAM-geheugencel bestaat uit een ladingop-15 slagcondensator die elektrisch is verbonden met de drain van een "door!aat"-MOS-transistor. De doorlaattransistor fungeert als een schakelaar voor het selectief koppelen van de ladingopslagcondensator met de signaal leidingen van de geheugencel tijdens data-uitlees- of schrijfprocessen om de condensator te laden of te ontladen. Aangezien DRAM-geheugencellen kleiner worden gemaakt, worden pogingen gedaan om de grootte 20 van de doorlaattransistor en de condensator te reduceren, terwijl de capacitantie van de condensator wordt gehandhaafd om de hoeveelheid lading die in de geheugencel is opgeslagen constant te houden.Further reductions in the size of memory cells within dynamic random access memory (DRAM) devices, and corresponding increases in the storage density of DRAMs, present a variety of challenges with regard to the reduced size of the structures within the memory cell and the increased processing difficulty associated with is part of making such small structures. The typical DRAM memory cell consists of a charge storage capacitor electrically connected to the drain of a "pass through" MOS transistor. The pass transistor acts as a switch for selectively coupling the charge storage capacitor to the signal lines of the memory cell during data read or write processes to charge or discharge the capacitor. As DRAM memory cells are made smaller, attempts are made to reduce the size of the pass transistor and the capacitor while maintaining the capacitance of the capacitor to keep the amount of charge stored in the memory cell constant.

Een moeilijkheid die zich voordoet bij het maken van dynamische willekeurig toegankelijke geheugens (DRAM's) overeenkomstig kleinere-ontwerp-regels is dat de 25 ladingopslagcondensatoren van de DRAM te klein worden gemaakt om een acceptabel ladingniveau te behouden. Het te klein maken van ladingopslagcondensatoren kan het lezen van data uit de DRAM-cel ongewenst moeilijk maken, kan de data die binnen de DRAM-cel zijn opgeslagen ongewenst kwetsbaar maken voor ruis of lekkage, en kan teveel data-opfrisbewerkingen noodzakelijk maken. Er is daarom een doorlopende 30 noodzaak om ladingopslagcondensatoren voor DRAM's te ontwikkelen die een groter capacitantieniveau verschaffen maar die dezelfde of een kleinere hoeveelheid substraatgebied in beslag nemen. Één strategie voor het maken van ladingopslagcondensatoren met hogere capacitantie is het verschaffen van gestapelde en 2 van lamellen voorziene condensatorstructuren zodat een aanvullend conden-satoroppervlakgebied wordt verschaft door een verticale superstructuur aan de condensator toe te voegen.One difficulty encountered in creating dynamic random access memories (DRAMs) according to smaller design rules is that the DRAM's charge storage capacitors are made too small to maintain an acceptable charge level. Making charge storage capacitors too small can make reading data from the DRAM cell undesirably difficult, can make the data stored within the DRAM cell undesirably vulnerable to noise or leakage, and may necessitate too many data refresh operations. Therefore, there is an ongoing need to develop charge storage capacitors for DRAMs that provide a greater level of capacitance but occupy the same or a smaller amount of substrate area. One strategy for making higher capacitance charge storage capacitors is to provide stacked and 2-bladed capacitor structures so that an additional capacitor surface area is provided by adding a vertical superstructure to the capacitor.

Conventionele werkwijzen voor het vormen van gestapelde en van lamellen 5 voorziene condensatorstructuren zijn echter ongewenst complex. Veel van dergelijke processen vereisen bijvoorbeeld veelvoudige zeer nauwkeurige uitrichtingsstappen om een zich verticaal uitstrekkende condensator-lamel te vormen.However, conventional methods of forming stacked and lamellar capacitor structures are undesirably complex. For example, many such processes require multiple highly accurate alignment steps to form a vertically extending capacitor vane.

Het is derhalve een doelstelling van de onderhavige uitvinding om een beter fabriceerbare werkwijze te verschaffen voor het vormen van een DRAM-10 condensatorstructuur.It is therefore an object of the present invention to provide a more fabricable method of forming a DRAM-10 capacitor structure.

Één aspect van de uitvinding verschaft een werkwijze voor het maken van een geheugeninrichting op een substraat omvattende de stappen van het verschaffen van een transistor die source/drain-gebieden heeft die op een oppervlak van het substraat zijn gevormd, en die een gate-elektrode heeft die boven het oppervlak van het substraat is 15 gevormd. Een eerste isolerende laag wordt aangebracht over de transistor en een tweede isolerende laag van een isolerend materiaal dat verschillend is van dat van de eerste isolerende laag wordt aangebracht over de eerste isolerende laag. Een eerste opening wordt voorzien door de eerste en tweede isolerende lagen voor het blootleggen van een eerste source/drain-gebied van de transistor en een eerste laag van polysilicium wordt 20 aangebracht over de tweede isolerende laag, zodat de eerste laag van polysilicium in elektrisch contact staat met het eerste source/drain-gebied van de transistor. Een derde isolerende laag wordt aangebracht over de eerste laag van polysilicium en wordt voorzien van patronen om tweede openingen te verschaffen om de eerste laag van polysilicium bloot te leggen. Een tweede laag van polysilicium wordt aangebracht om de tweede 25 openingen te vullen en de inrichting wordt gepolijst om overtollige gedeelten van de tweede laag van polysilicium te verwijderen. De derde isolerende laag wordt aangebracht voor het blootleggen van een polysilicium superstructuur die zich verticaal boven de eerste laag van polysilicum uitstrekt, waardoor tenminste een deel van een onderste elektrode voor de ladingopslagcondensator wordt gevormd. Een diëlektrische laag wordt 30 gevormd over de polysilicium superstructuur en de eerste laag van polysilicium, en een derde laag van polysilicium wordt aangebracht en gevormd in een bovenste elektrode j voor de ladingopslagcondensator.One aspect of the invention provides a method of making a memory device on a substrate comprising the steps of providing a transistor having source / drain regions formed on a surface of the substrate and having a gate electrode formed above the surface of the substrate. A first insulating layer is applied over the transistor and a second insulating layer of an insulating material different from that of the first insulating layer is applied over the first insulating layer. A first opening is provided by the first and second insulating layers to expose a first source / drain region of the transistor, and a first polysilicon layer is applied over the second insulating layer so that the first polysilicon layer is in electrical contact with the first source / drain region of the transistor. A third insulating layer is applied over the first polysilicon layer and is patterned to provide second openings to expose the first polysilicon layer. A second polysilicon layer is applied to fill the second openings and the device is polished to remove excess portions of the second polysilicon layer. The third insulating layer is applied to expose a polysilicon superstructure extending vertically above the first layer of polysilicon, thereby forming at least a portion of a lower electrode for the charge storage capacitor. A dielectric layer is formed over the polysilicon superstructure and the first layer of polysilicon, and a third layer of polysilicon is applied and formed in an upper electrode j for the charge storage capacitor.

33

Een ander aspect van de onderhavige uitvinding verschaft een werkwijze voor het maken van een geheugeninrichting op een substraat, waarbij de geheugeninrichting een Iadingopslagcondensator omvat, en waarbij de werkwijze de volgende stappen omvat: verschaffen van een transistor die source/drain-gebieden heeft die zijn gevormd op een 5 oppervlak van het substraat, en die een gate-elektrode heeft die is gevormd boven het oppervlak van het substraat, en aanbrengen van een eerste isolerende laag over de transistor. Een eerste opening wordt verschaft door de eerste isolerende laag om een eerste source/drain-gebied van de transistor bloot te leggen, en een eerste laag van geleidend materiaal wordt gevormd over de eerste isolerende laag, zodat de eerste laag van 10 geleidend materiaal elektrisch is gekoppeld met het eerste source/drain-gebied van de transistor. Een tweede isolerende laag wordt aangebracht over de eerste laag van geleidend materiaal en wordt van patronen voorzien om tweede openingen te verschaffen die de eerste laag van geleidend materiaal blootleggen. Een tweede laag van geleidend materiaal wordt aangebracht om de tweede openingen te vullen, en de inrichting wordt 15 gepolijst voor het verwijderen van overtollige gedeelten van de tweede laag van geleidend materiaal. De tweede isolerende laag wordt verwijderd voor het blootleggen van een superstructuur die zich verticaal boven de eerste laag van geleidend materiaal uitstrekt, waardoor tenminste een deel van een onderste elektrode voor de Iadingopslagcondensator wordt gevormd. Een diëlektrische laag wordt gevormd over de 20 superstructuur en de eerste laag van geleidend materiaal, en een derde laag van geleidend materiaal wordt aangebracht en gevormd in een bovenste elektrode voor de lading-opslagcondensator.Another aspect of the present invention provides a method of making a memory device on a substrate, the memory device comprising a charge storage capacitor, and the method comprising the steps of: providing a transistor having source / drain regions formed on a surface of the substrate, and having a gate electrode formed above the surface of the substrate, and applying a first insulating layer over the transistor. A first opening is provided by the first insulating layer to expose a first source / drain region of the transistor, and a first layer of conductive material is formed over the first insulating layer, so that the first layer of conductive material is electric coupled to the first source / drain region of the transistor. A second insulating layer is applied over the first layer of conductive material and is patterned to provide second openings exposing the first layer of conductive material. A second layer of conductive material is applied to fill the second openings, and the device is polished to remove excess portions of the second layer of conductive material. The second insulating layer is removed to expose a superstructure that extends vertically above the first layer of conductive material, thereby forming at least a portion of a lower electrode for the charge storage capacitor. A dielectric layer is formed over the superstructure and the first layer of conductive material, and a third layer of conductive material is applied and formed in an upper electrode for the charge storage capacitor.

De figuren 1 -7 illustreren een DRAM-ladingopslagcondensator en een werkwijze voor het maken van een DRAM-ladingopslagcondensator overeenkomstig 25 voorkeursuitvoeringsvormen van de onderhavige uitvinding.Figures 1-7 illustrate a DRAM charge storage capacitor and a method of making a DRAM charge storage capacitor according to preferred embodiments of the present invention.

Voorkeursuitvoeringsvormen van de onderhavige uitvinding verschaffen een werkwijze voor het maken van een DRAM-ladingopslagcondensator die eenvoudiger is dan gebruikelijke fabricageprocessen. Bijzondere voorkeursuitvoeringsvormen van de onderhavige uitvinding vormen een verticaal 30 uitstrekkende lamel- of staanderstructuur voor een gestapelde condensatorelektrode met gebruikmaking van een chemisch mechanisch polijstproces om het gebruik van andere complexere en duurdere fotolithografieprocessen te vermijden.Preferred embodiments of the present invention provide a method of making a DRAM charge storage capacitor that is simpler than conventional manufacturing processes. Particularly preferred embodiments of the present invention form a vertically extending lamellar or upright structure for a stacked capacitor electrode using a chemical mechanical polishing process to avoid the use of other more complex and expensive photolithography processes.

44

Een uitvoeringsvorm van deze uitvinding kan veldoxide-isolatiestructuren op een siliciumsubstraat vormen, waardoor actieve inrichtinggebieden op het substraat worden gedefinieerd. Er worden dan doorlaattransistoren gevormd op de actieve inrichtinggebieden en er wordt een laag van siliciumoxide aangebracht. Bij voorkeur 5 wordt het siliciumoxide gevormd om een planair oppervlak te hebben of de silicium-oxidelaag is geplanariseerd. Een dunne laag van siliciumnitride is aangebracht op de oxidelaag en dan worden doorgangen geopend door de siliciumnitride- en siliciumoxidelagen om een van de source/drain-gebieden van elk van de doorlaattransistoren in het geheugenarray bloot te leggen. Een laag van polysilicium 10 wordt zodanig aangebracht dat deze zich uitstrekt door de doorgangen, en vormt verticale onderlinge polysilicium-verbindingen in contact met de source/drain-gebieden van de doorlaattransistoren. Een fotolithografisch proces wordt uitgevoerd voor het lateraal definiëren van condensator-benedenplaten van de laag van polysilicium, waarbij elk van de condensator-benedenplaten is verbonden met een source/drain-gebied van een 15 doorlaattransistor door een overeenkomstige verticale onderlinge polysilicium verbinding. Een tweede laag van siliciumoxide is aangebracht voor het bedekken van de condensator-benedenplaten en een fotolithografisch proces wordt uitgevoerd voor het verschaffen van een veelheid openingen door de tweede siliciumoxidelaag naar elk van de condensator-benedenplaten. Een tweede laag van polysilicium wordt dan aangebracht 20 om elk van de openingen te vullen. Er wordt dan een chemische mechanische polijsting uitgevoerd waarbij de siliciumoxidelaag wordt gebruikt als een polijststop voor het verwijderen van overtollige delen van de tweede laag van polysilicium. De tweede oxidelaag wordt verwijderd om de condensator-benedenplaten achter te laten met lamellen of staanders die zich verticaal van de benedenplaten uitstrekken. Een 25 condensatordiëlektricum wordt dan gevormd over de onderste condensatorelektroden, er worden bovenste condensatorelektroden gevormd, en de verdere verwerking gaat op de gebruikelijke wijze verder.An embodiment of this invention can form field oxide insulating structures on a silicon substrate, thereby defining active device regions on the substrate. Pass transistors are then formed on the active device regions and a layer of silicon oxide is applied. Preferably, the silicon oxide is formed to have a planar surface or the silicon oxide layer is planarized. A thin layer of silicon nitride is applied to the oxide layer and then passages are opened through the silicon nitride and silicon oxide layers to expose one of the source / drain regions of each of the pass transistors in the memory array. A layer of polysilicon 10 is applied to extend through the passages, forming vertical polysilicon interconnects in contact with the source / drain regions of the pass transistors. A photolithographic process is performed for laterally defining capacitor lower plates of the polysilicon layer, wherein each of the capacitor lower plates is connected to a source / drain region of a pass transistor by a corresponding vertical polysilicon interconnection. A second layer of silicon oxide is provided to cover the capacitor bottom plates and a photolithographic process is performed to provide a plurality of openings through the second silicon oxide layer to each of the capacitor bottom plates. A second layer of polysilicon is then applied to fill each of the openings. A chemical mechanical polishing is then performed using the silicon oxide layer as a polishing stopper to remove excess parts of the second layer of polysilicon. The second oxide layer is removed to leave the capacitor bottom plates with lamellae or uprights extending vertically from the bottom plates. A capacitor dielectric is then formed over the lower capacitor electrodes, upper capacitor electrodes are formed, and the further processing continues in the usual manner.

Aspecten van de onderhavige uitvinding worden nu in meer detail beschreven met verwijzing naar de figuren. Figuur 1 toont in gedeeltelijke dwarsdoorsnede een deel van 30 een DRAM-cel in een tussenliggende verwerkingstrap. Een DRAM-doorlaat- of overdrachtstransistor is gevormd aan de linkerzijde van de geïllustreerde cel en een ladingopslagcondensator zal worden gevormd in contact met één van de source/drain-gebieden van de doorlaattransistor van de cel. Een veldisolatiegebied 12 van bijvoorbeeld 5 siliciumoxide is gevormd door een LOCOS- of ander inrichtings-isolatieproces op het oppervlak van een P-type-siliciumsubstraat 10. Een gate-oxidelaag 14 is gevormd over het substraat tot een dikte van tussen circa 40-200 A door een hoge-temperatuur-oxidatieproces of door chemische dampdepositie (chemical vapor deposition = CVD).Aspects of the present invention are now described in more detail with reference to the figures. Figure 1 shows in partial cross section a part of a DRAM cell in an intermediate processing stage. A DRAM pass or transfer transistor is formed on the left side of the illustrated cell and a charge storage capacitor will be formed in contact with one of the source / drain regions of the pass transistor of the cell. For example, a field isolation region 12 of silicon oxide is formed by a LOCOS or other device isolation process on the surface of a P-type silicon substrate 10. A gate oxide layer 14 is formed over the substrate to a thickness of between about 40-200 A by a high-temperature oxidation process or by chemical vapor deposition (CVD).

5 Een laag van polysilicium is aangebracht over het oppervlak van het substraat 10 en op de gate-oxidelaag 14 door middel van lage-druk-chemische-dampdepositie (low pressure chemical vapor deposition = LPCVD) bij een temperatuur van circa 600-650°C tot een dikte van tussen circa 2000-4000 A. De laag van polysilicium wordt gedoteerd, bij voorkeur N-type, ofwel tijdens de depositie ofwel door middel van ionenimplantatie 10 gevolgd door een gloeiing. Als een multilaags-geleider zoals een gelaagde metalen silicum/polysilicium structuur gebruikt moet worden als de gate-elektrode van de DRAM-transistor, dan wordt de multilaags-geleiderstructuur bij voorkeur op dit moment gevormd.5 A layer of polysilicon has been applied over the surface of the substrate 10 and on the gate oxide layer 14 by low pressure chemical vapor deposition (LPCVD) at a temperature of about 600-650 ° C to a thickness of between about 2000-4000 A. The polysilicon layer is doped, preferably N-type, either during deposition or by ion implantation 10 followed by annealing. If a multilayer conductor such as a layered metal silicon / polysilicon structure is to be used as the gate electrode of the DRAM transistor, the multilayer conductor structure is preferably formed at this time.

De gate-elektroden en draadleidingen worden dan van patronen voorzien door het 15 vormen van een fotolak of ander masker en dan geëtst voor het vormen van een polysilicium gate-elektrode 16 en een polysilicium draadleiding 18. Dan worden source/drain-contacten 20, 22 gevormd. In sommige uitvoeringsvormen wordt een licht gedoteerd gedeelte van een licht gedoteerde drain (lightly doped drain = LDD) structuur gevormd in source/drain-gebieden 20, 22 door het implanteren van bijvoorbeeld arseen-20 of fosforionen voor het vormen van gemiddeld gedoteerde N-type-gebieden in het substraat. Isolerende zijkant-afstandelement-structuren kunnen dan naast de gate-elektrode 16 en de draadleiding 20 worden voorzien. De afstandelementen kunnen zijn gevormd door siliciumoxide of siliciumnitride door afdekkend aanbrengen van een laag van een geschikt isolatiemateriaal over de inrichting en dan terugetsen van de isolerende 25 laag om de afstandelementen te vormen. Een tweede implantatie wordt dan uitgevoerd om de LDD-structuur van de source/drain-gebieden 20, 22 te voltooien, waardoor zwaar gedoteerde gebieden in de source/drain-gebieden worden gevormd die zelf-uitgericht zijn ten opzichte van de afstandelementen aan elke zijde van de gate-elektrode 16 van de celtransistor. In sommige uitvoeringsvormen, in het bijzonder die uitvoeringsvormen die 30 zijn gemaakt overeenkomstig kleine-afmeting-ontwerpregels, kan een LDD-structuur worden gebruikt voor alleen het drain-gebied, waarbij het source-gebied een uniforme dotering heeft, of waarbij uniforme, gemiddelde doteringsniveaus gebruikt kunnen worden in zowel de source als de drain van de doorlaattransistor.The gate electrodes and wire leads are then patterned by forming a photoresist or other mask and then etched to form a polysilicon gate electrode 16 and a polysilicon wire lead 18. Then source / drain contacts 20, 22 formed. In some embodiments, a lightly doped portion of a lightly doped drain (LDD) structure is formed in source / drain regions 20, 22 by implanting, for example, arsenic-20 or phosphoric ions to form medium doped N-type areas in the substrate. Insulating side spacer structures can then be provided adjacent to the gate electrode 16 and wire conduit 20. The spacers may be formed by silicon oxide or silicon nitride by covering a layer of a suitable insulating material over the device and then etching the insulating layer back to form the spacers. A second implantation is then performed to complete the LDD structure of the source / drain regions 20, 22, forming heavily doped regions in the source / drain regions that are self-aligned with the spacers on each side of the gate electrode 16 of the cell transistor. In some embodiments, particularly those made according to small size design rules, an LDD structure can be used for the drain region only, where the source region has uniform doping, or where uniform, average doping levels can be used in both the source and drain of the pass transistor.

66

Nadat de source- en draingebieden zijn gevormd voor de doorlaattransistor, wordt een laag 24 van een isolatiemiddel zoals siliciumoxide aangebracht over de inrichting, bijvoorbeeld door middel van een plasma-verrijkte chemische dampdepositie (plasma enhanced chemical vapor deposition = PEVCD)-proces met gebruikmaking van een 5 tetra-ethyl-ortho-silicaat (TEOS). Andere isolatiemiddelen en andere depositie-werkwijzen kunnen worden gebruikt voor de isolerende laag 24, hoewel het de voorkeur verdient dat elke eventuele vervanging van materialen de hieronder beschreven differentiële etseigenschappen en ets- of polijststopeigenschappen in stand houdt tussen de laag 24 en de andere lagen van de inrichting die zijn blootgelegd wanneer de 10 isolerende laag 24 is geëtst. Het verdient de voorkeur dat het isolatiemiddel 24 een planair oppervlak heeft, of het planaire oppervlak nu is verkregen door een multilaag-depositie en terugetsproces of door bijvoorbeeld een CMP-proces. In beide gevallen is het gewenst dat een voldoende dikke oxidelaag over het oppervlak van zowel de gate-elektrode 16 als de draadleiding 18 wordt achtergelaten. Voor dit doeleinde is het 15 gewenst dat de siliciumoxidelaag 24 wordt aangebracht tot een dikte van tussen circa 2500-5000 A. Vervolgens wordt een relatief dunne laag 26 van een tweede isolerend materiaal zoals siliciumnitride aangebracht door bijvoorbeeld een CVD-proces. De laag 26 zal worden gebruikt als een etsstoplaag, dus verdient het de voorkeur dat de siliciumnitridelaag tenminste circa 300-500 A is. Dit bewerkstelligt de structuur die in 20 figuur 1 is geïllustreerd. In de geïllustreerde geheugencel, zoals het geval is in veel conventionele DRAM's, dient één van de source/drain-gebieden (20) als een bitleiding voor het aan elkaar koppelen van verscheidene doorlaattransistoren, terwijl het andere gebied van de source/drain-gebieden 22 zal fungeren als een contact voor de ladingopslagcondensator. De gate-elektrode 16 fungeert als een woordleiding in deze 25 DRAM.After the source and drain regions are formed for the pass transistor, a layer 24 of an insulating agent such as silicon oxide is applied over the device, for example, by means of a plasma-enhanced chemical vapor deposition (PEVCD) process using plasma a 5-tetraethyl ortho-silicate (TEOS). Other insulating agents and other deposition methods can be used for the insulating layer 24, although it is preferred that any replacement of materials maintain the differential etching properties and etching or polishing stop properties described below between the layer 24 and the other layers of the devices exposed when the insulating layer 24 is etched. It is preferable that the insulating means 24 has a planar surface, whether the planar surface has been obtained by a multi-layer deposition and etching process or, for example, by a CMP process. In either case, it is desirable that a sufficiently thick oxide layer be left over the surface of both the gate electrode 16 and wire line 18. For this purpose, it is desirable that the silicon oxide layer 24 be applied to a thickness of between about 2500-5000 A. Next, a relatively thin layer 26 of a second insulating material such as silicon nitride is applied by, for example, a CVD process. The layer 26 will be used as an etch stop layer, so it is preferred that the silicon nitride layer is at least about 300-500 Å. This accomplishes the structure illustrated in Figure 1. In the illustrated memory cell, as is the case in many conventional DRAMs, one of the source / drain regions (20) serves as a bit line for coupling several pass transistors together, while the other region of the source / drain regions 22 will act as a contact for the charge storage capacitor. The gate electrode 16 acts as a word line in this DRAM.

j ' Een fotolaklaag wordt verschaft op het oppervlak van de inrichting van figuur 1 en een masker wordt gevormd over het oppervlak van de siliciumnitridelaag 26 met een opening die is uitgericht over het source/drain-gebied 22. De siliciumnitridelaag 26 wordt dan geëtst met gebruikmaking van een anisotroop etsproces en een geschikt etsmiddel-30 gasmengsel zoals een mengsel van SF6, He en O2. De siliciumoxidelaag 24 wordt dan geëtst met gebruikmaking van bijvoorbeeld een gasmengsel bestaande uit CHF3, 02 en Ar om eerst het oppervlak van het substraat op het source/drain-gebied 22 bloot te leggen, en dan gaat de overetsing verder om het oppervlak schoon te maken om te 7 waarborgen dat een navolgende depositie van gedoteerd polysilicium een goed contact maakt met het source/drain-gebied 22. Een goed geschikte etsomgeving voor elk van deze processen, alsmede andere anisotrope etsprocessen die in deze werkwijze worden gebruikt, is de P5000-etsmachine, die is gefabriceerd door Applied Materials 5 Corporation, hoewel gelijksoortige etssystemen ook gebruikt kunnen worden. Nadat de doorgang 28 is geëtst om het oppervlak van het source/drain-gebied 22 bloot te leggen, wordt het fotolakmasker verwijderd door verassing om de structuur te bewerkstelligen die in figuur 2 is getoond.A photoresist layer is provided on the surface of the device of Figure 1 and a mask is formed over the surface of the silicon nitride layer 26 with an opening aligned over the source / drain region 22. The silicon nitride layer 26 is then etched using of an anisotropic etching process and a suitable etchant-gas mixture such as a mixture of SF6, He and O2. The silicon oxide layer 24 is then etched using, for example, a gas mixture consisting of CHF3, 02 and Ar to first expose the surface of the substrate on the source / drain region 22, and then the over-etching continues to clean the surface to ensure that subsequent deposition of doped polysilicon makes good contact with the source / drain region 22. A well-suited etching environment for each of these processes, as well as other anisotropic etching processes used in this method, is the P5000 etching machine , which is manufactured by Applied Materials 5 Corporation, although similar etching systems can also be used. After the passage 28 is etched to expose the surface of the source / drain region 22, the photoresist mask is removed by ashing to effect the structure shown in Figure 2.

Een laag van polysilicium wordt aangebracht door middel van LPCVD bij een 10 temperatuur van circa 600-650°C tot een dikte van tussen circa 1000-5000 A over het oppervlak van de siliciumnitridelaag 26 en strekt zich uit als een verticale onderlinge verbinding door de doorgang 28 om contact te maken met het source/drain-gebied 22. De laag van polysicilium wordt N-type-gedoteerd ofwel tijdens de depositie door het toevoegen van fosfine of arsine tijdens de depositie ofwel door ionenimplantatie van 15 bijvoorbeeld fosforionen bij een voorkeursenergie van tussen circa 30 KeV tot 100 KeV, tot een dosis van circa 1 x 1016 ionen/cm2, gevolgd door een gloeiing. Een laag van fotolak wordt aangebracht en van patronen voorzien bovenop de polysiliciumlaag om een masker te vormen dat wordt gebruikt voor het lateraal definiëren van de polysiliciumlaag in platen 30 die een deel vormen van de onderste elektrode van de 20 ladingopslagcondensator. Het polysilicium-etsproces kan worden uitgevoerd met gebruikmaking van een plasma-etsmiddel dat is afgeleid van chloorgas en een broom omvattend gas zoals HBr. Zoals in figuur 3 is getoond, zijn de polysiliciumplaten 30 die de basis vormen van de onderste elektroden van de ladingopslagcondensatoren verbonden met een van de source/drain-gebieden van de overeenkomstige 25 doorlaattransistoren door onderlinge polysilicium verbindingen die zich verticaal door de doorgangen 28 uitstrekken in de siliciumoxidelaag 24.A layer of polysilicon is applied by LPCVD at a temperature of about 600-650 ° C to a thickness of between about 1000-5000 A over the surface of the silicon nitride layer 26 and extends as a vertical interconnection through the passage 28 to contact the source / drain region 22. The polysilicon layer is N-type-doped either during deposition by adding phosphine or arsine during deposition or by ion implantation of, for example, phosphor ions at a preferred energy of between about 30 KeV to 100 KeV, up to a dose of about 1 x 1016 ions / cm2, followed by a glow. A photoresist layer is applied and patterned on top of the polysilicon layer to form a mask used for laterally defining the polysilicon layer in plates 30 that are part of the bottom electrode of the charge storage capacitor. The polysilicon etching process can be performed using a plasma etchant derived from chlorine gas and a bromine-containing gas such as HBr. As shown in Figure 3, the polysilicon plates 30 which form the base of the bottom electrodes of the charge storage capacitors are connected to one of the source / drain regions of the corresponding pass transistors by interconnecting polysilicon connections extending vertically through the passages 28 in the silicon oxide layer 24.

Een tweede laag van siliciumoxide 32, of een ander opofferingsmateriaal dat bij voorkeur anisotroop kan worden geëtst zonder ofwel polysilicium ofwel het materiaal dat in de tweede isolerende laag 26 wordt gebruikt te etsen, is aangebracht over de platen van 30 de onderste condensatorelektroden en over de blootgelegde delen van de tweede isolerende laag 26. De dikte waarmee de tweede laag van siliciumoxide 30 is aangebracht bepaalt de hoogte van de lamellen, staanders of andere structuren die op de platen 32 8 worden gevormd. Derhalve is het wenselijk om de siliciumoxidelaag 32 relatief dik te maken, bijvoorbeeld tussen 2000-10.000 A.A second layer of silicon oxide 32, or other sacrificial material that can preferably be etched anisotropically without etching either polysilicon or the material used in the second insulating layer 26, is applied over the plates of the lower capacitor electrodes and over the exposed parts of the second insulating layer 26. The thickness with which the second layer of silicon oxide 30 is applied determines the height of the slats, uprights or other structures that are formed on the plates 32. Therefore, it is desirable to make the silicon oxide layer 32 relatively thick, for example, between 2000-10,000 A.

Er wordt dan een masker gevormd over het oppervlak van de siliciumoxidelaag 32, bijvoorbeeld met gebruikmaking van conventionele fotolithografïsche werkwijzen, 5 waardoor een patroon van openingen op het oppervlak van de tweede laag van siliciumoxide 32 wordt achtergelaten, en uitgericht over elk van de polysiliciumplaten 30. Praktische gezien kan elk patroon dat gevormd kan worden op het oppervlak van de siliciumoxidelaag 32 worden gebruikt voor het vormen van het verticaal uitstrekkende gedeelte van de onderste elektrode van de condensator. Mogelijke patronen omvatten 10 bijvoorbeeld concentrische ringen of vierkanten, een array van parallelle rechthoeken, of een array of vierkanten of cirkels. De siliciumoxidelaag 32 wordt dan geëtst met gebruikmaking van bijvoorbeeld een gasmengsel dat bestaat uit CHF3, O2 en Ar om eerst het oppervlak van het substraat op de plaat 30 bloot te leggen en dan overgeëtst om het oppervlak van de plaat 30 schoon te maken om te waarborgen dat een navolgende 15 depositie van gedoteerd polysilicium goed contact maakt. Het masker wordt dan verwijderd.A mask is then formed over the surface of the silicon oxide layer 32, for example, using conventional photolithographic methods, leaving a pattern of gaps on the surface of the second layer of silicon oxide 32, and aligned over each of the polysilicon plates 30. Practically, any pattern that can be formed on the surface of the silicon oxide layer 32 can be used to form the vertically extending portion of the lower electrode of the capacitor. Possible patterns include, for example, concentric rings or squares, an array of parallel rectangles, or an array of squares or circles. The silicon oxide layer 32 is then etched using, for example, a gas mixture consisting of CHF3, O2 and Ar to first expose the surface of the substrate on the plate 30 and then etched to clean the surface of the plate 30 to ensure that subsequent deposition of doped polysilicon makes good contact. The mask is then removed.

Een laag van polysilicium 34 wordt aangebracht door middel van LPCVD in de openingen die zijn gevormd door de siliciumoxidelaag 32 naar het oppervlak van de platen 30, waarbij voldoende polysilicium wordt aangebracht om de openingen te 20 overvullen, zoals is getoond in figuur 4. Deze laag van polysilicium 34 kan worden gedoteerd tijdens de depositie of door middel van ionenimplantatie, op dezelfde wijze als werd gebruikt voor het doteren van de polysilicium plaat 30. Er wordt dan een chemische mechanische polijsting uitgevoerd om het overtollige polysilicium te verwijderen. Het oppervlak van de siliciumoxidelaag 32 wordt gebruikt als een polij ststop, zodat de gehele 25 verticale uitstrekking van de staanders, lamellen of andere superstructuur 36 die boven de plaat 30 is gevormd op haar plaats blijft (figuur 5). De siliciumoxidelaag 32 wordt dan verwijderd, bij voorkeur met gebruikmaking van een verdunde HF-oplossing, omdat HF siliciumoxide op effectieve wijze etst zonder onacceptabele etsing van de siliciumnitride-etsstoplaag 26. Deze etsing laat de onderste elektrode blootliggen, zoals getoond in figuur 30 6, waarbij de polysilicium onderste-elektrode-superstructuur 36 zich circa 200-10.000 AA layer of polysilicon 34 is applied by LPCVD in the openings formed by the silicon oxide layer 32 to the surface of the plates 30, applying enough polysilicon to trap the openings as shown in Figure 4. This layer of polysilicon 34 can be doped during the deposition or by ion implantation, in the same manner as was used for doping the polysilicon plate 30. A chemical mechanical polishing is then performed to remove the excess polysilicon. The surface of the silicon oxide layer 32 is used as a polishing plug so that the entire vertical extension of the uprights, lamellas, or other superstructure 36 formed above the plate 30 remains in place (Figure 5). The silicon oxide layer 32 is then removed, preferably using a dilute HF solution, because HF effectively etches silicon oxide without unacceptable etching of the silicon nitride etching stopper layer 26. This etching exposes the lower electrode, as shown in Figure 30 6, wherein the polysilicon bottom electrode superstructure 36 extends about 200-10,000 Å

boven de plaat uitstrekt.above the plate.

De verwerking gaat verder door een diëlektrische laag 38 te vormen op de blootliggende polysilicium oppervlakken van de onderste elektrode van de 9 ladingopslagcondensator, getoond in figuur 7, tot een dikte van 30-150 A. Het is wenselijk dat het diëlektrische materiaal een hoge diëlektrische constante heeft en dun gemaakt kan worden zonder speldegaten en/of andere lokale defecten. Een geschikte diëlektrische laag kan worden gevormd door het aanbrengen van een laag van 5 siliciumnitride, bijvoorbeeld door middel van CVD, en dan door het groeien van een dunne oxidelaag op het oppervlak van de siliciumnitridelaag. Vaak wordt deze "NO"-laag gevormd boven op een oxidelaag, zoals een van nature aanwezige oxidelaag die het oppervlak van de onderste polysilicium elektrode bedekt, zodat de actuele gevormde diëlektrische film een "ONO"-structuur heeft. Als alternatief kan het van nature 10 aanwezige oxide op het oppervlak van de onderste elektrode worden verwijderd door de inrichting in een verdunde HF-oplossing te dopen. Dan heeft de gevormde diëlektrische laag een "NO"-structuur. Tenslotte wordt een polysiliciumlaag 40 aangebracht door middel van LPCVD over de inrichting (figuur 7), en dan wordt de polysiliciumlaag 40 gedoteerd door middel van ionenimplantatie en wordt deze van patronen voorzien om 15 een bovenste elektrode voor de condensator te vormen. Verdere gebruikelijke verwerking wordt uitgevoerd om de DRAM-inrichting te voltooien.Processing continues by forming a dielectric layer 38 on the exposed polysilicon surfaces of the bottom electrode of the 9 charge storage capacitor, shown in Figure 7, to a thickness of 30-150 A. It is desirable that the dielectric material have a high dielectric constant. and can be made thin without pinholes and / or other local defects. A suitable dielectric layer can be formed by applying a layer of silicon nitride, for example, by CVD, and then by growing a thin oxide layer on the surface of the silicon nitride layer. Often this "NO" layer is formed on top of an oxide layer, such as a naturally occurring oxide layer covering the surface of the lower polysilicon electrode, so that the current dielectric film formed has an "ONO" structure. Alternatively, the naturally-occurring oxide on the surface of the bottom electrode can be removed by dipping the device in a dilute HF solution. Then the dielectric layer formed has an "NO" structure. Finally, a polysilicon layer 40 is applied by LPCVD over the device (Figure 7), and then the polysilicon layer 40 is doped by ion implantation and patterned to form an upper electrode for the capacitor. Further usual processing is performed to complete the DRAM device.

De onderhavige uitvinding is beschreven in termen van bepaalde voorkeursuitvoeringsvormen. De uitvinding is echter niet beperkt tot de specifieke beschreven uitvoeringsvormen, maar omvat tevens dergelijke modificaties en variaties 20 die binnen de reikwijdte van de volgende conclusies vallen.The present invention has been described in terms of certain preferred embodiments. However, the invention is not limited to the specific embodiments described, but also encompasses such modifications and variations that fall within the scope of the following claims.

Claims

A method of making a memory device on a substrate, the memory device comprising a charge storage capacitor, and the method comprising the steps of: providing a transistor having source / drain regions formed on a surface of the substrate and having a gate electrode formed above the surface of the substrate; 10 applying a first insulating layer over the transistor; applying over the first insulating layer a second insulating layer of an insulating material different from that of the first insulating layer; providing a first opening through the first and second insulating layers to expose a first source / drain region of the transistor; Applying a first layer of polysilicon over the second insulating layer, the first layer of polysilicon being in electrical contact with the first source / drain region of the transistor; applying a third insulating layer over the first polysilicon layer and patterning the third insulating layer to provide second openings and exposing the first polysilicon layer; applying a second layer of polysilicon to fill the second openings; polishing to remove excess portions of the second layer of polysilicon; Removing the third insulating layer using the second insulating layer as an etch-stop layer to expose a polysilicon superstructure extending vertically above the first polysilicon layer, thereby providing at least a portion of a lower electrode for the charge storage capacitor is formed; forming a dielectric layer over the polysilicon superstructure and the first layer of polysilicon; and applying a third layer of polysilicon and forming an upper electrode for the charge storage capacitor.

The method of claim 1, wherein one of the first and second insulating layers comprises silicon oxide and another of the first and second insulating layers comprises silicon nitride.

The method of claim 2, wherein the first insulating layer is silicon oxide 5.

The method of claim 1, further comprising the step of planarizing the surface of the first insulating layer.

The method of claim 1, wherein the first opening is filled by the first layer of polysilicon.

The method of claim 1, wherein the third insulating layer is removed using the second insulating layer as an etching stopper.

The method of claim 5, wherein the third insulating layer is silicon oxide.

8. The method of claim 7, further comprising the step, prior to the step of applying a third insulating layer, of patterning the first layer of polysilicon to form a plate above the first source / drain region of the transistor .

The method of claim 1, wherein the transistor is coupled to a bit line and the memory device is a DRAM.

The method of claim 1, wherein the polishing step is a chemical mechanical polishing process using a surface of the third insulating layer as a polishing stopper.

The method of claim 1, wherein the polysilicon superstructure comprises an array of lamellae or uprights.

A method of making a memory device on a substrate, the memory device comprising a charge storage capacitor, and the method comprising the steps of: providing a transistor having source / drain regions formed on a surface of the substrate, and having a gate electrode formed above the surface of the substrate; applying a first insulating layer over the transistor; providing a first opening through the first insulating layer to expose a first source / drain region of the transistor; forming a first layer of conductive material over the first insulating layer, the first layer of conductive material electrically coupled to the first source / drain region of the transistor; applying a second insulating layer over the first layer of conductive material and applying patterns to the second insulating layer to provide second openings exposing the first layer of conductive material; applying a second layer of conductive material to fill the second openings; polishing to remove excess portions of the second layer of conductive material; removing the second insulating layer to expose a superstructure extending vertically above the first layer of conductive material, thereby forming at least a portion of a lower electrode for the charge storage capacitor; 15 forming a dielectric layer over the superstructure and the first layer of conductive material; and applying a third layer of conductive material and forming an upper electrode for the charge storage capacitor.

13. The method of claim 12, wherein the polishing step is a chemical mechanical polishing process using a surface of the second insulating layer as a polishing stopper.

The method of claim 12, wherein the second insulating layer is formed of a material different from the material used to form the first insulating layer. 25 *****