MXPA06014008A

MXPA06014008A - Componente para modulo de seguridad.

Info

Publication number: MXPA06014008A
Application number: MXPA06014008A
Authority: MX
Inventors: Andre Kudelski
Original assignee: Nagracard Sa
Priority date: 2004-06-03
Filing date: 2005-06-02
Publication date: 2007-03-15
Also published as: PT1766588E; DE602005009192D1; RU2377655C2; EP1766588A2; DK1766588T3; AR049348A1; KR101136163B1; KR20070022062A; ATE405903T1; EP1603088A1; JP2008502039A; CN100562903C; TWI351607B; EP1766588B1; NO20065821L; TW200617675A; NZ551633A; ZA200700029B; CA2568831A1; WO2005119583A3

Abstract

El objetivo de la presente invencion es mejorar de manera optima la seguridad de las tarjetas chip impidiendo el control fraudulento del o de los procesadores criptograficos mediante senales externas que interfieran en el desarrollo normal de las tareas o de los procesadores. Este objetivo se alcanza por un componente IC de modulo de seguridad que incluye al menos dos procesado CPU A, CPU B conectados cada uno a las memorias de programa ROM A, ROM B, a las memorias no volatiles programables y borrables (EEPROM) EEPROM A, EEPROM B contenidos los datos y alas memorias vivas (RAM) RAM A, RAM B que sirve para el almacenamiento temporal de datos en curso de tratamiento, el primer procesador CPU A teniendo un bus de interfaz con el exterior del componente IC, caracterizado por que el segundo procesador CPU B es conectado al primer procesador CPU A mediante una memoria de intercambio DPR, la memoria no volatil programable y borrable EEPROM A del primer procesador CPU A siendo de acceso unicamente en lectura R para el primer procesador CPU A, el segundo procesador CPU B disponiendo de un acceso en lectura y escritura R/W sobre la memoria no volatil programable y borrable EEPROM A del primer procesador CPU A.

Description

COMPONENTE PARA MODULO DE SEGURIDAD Campo de la invención La presente invención se refiere al ámbito de los módulos de seguridad conteniendo al menos un procesador y memorias generalmente bajo la forma de tarjetas chip. Éstas están disponibles con o sin contactos y son utilizadas en diversas aplicaciones que necesitan de transacciones seguras como por ejemplo el pago, el intercambio de datos confidenciales o el control de acceso. Antecedentes de la Invención De manera bien conocida por el experto en la materia, el módulo de seguridad puede ser realizado esencialmente según tres formas distintas. Una de ellas es una tarjeta de microprocesador, una tarjeta chip, o más generalmente un módulo electrónico (teniendo forma de llave, de ficha de identificación, ...). Tal módulo suele ser amovible y conectable a un descodificador de televisión numérico de pago. La forma con contactos eléctricos es la más utilizada, pero no excluye una conexión sin contacto por ejemplo de tipo ISO 14443. Una segunda forma conocida es aquella de una caja de circuito integrado colocado, habitualmente de manera definitiva e inamovible, en la caja del descodificador. Una variante está constituida por un circuito soldado o instalado REF.178007 en una base incluso un conector como un conector de módulo SIM. En una tercera forma, el módulo de seguridad está integrado en una caja de circuito integrado teniendo igualmente otra función, por ejemplo en un módulo de desaleatorización del descodificador o el microprocesador del descodificador . De una forma más particular, en el ámbito de la televisión numérica de pago estos módulos de seguridad se encuentran bajo la forma de tarjetas. Éstas sirven de medios de personalización y de protección del acceso a los programas encriptados recibidos por descodificadores instalados en los abonados. Con el fin de mejorar la seguridad de un acceso a los datos de pago e impedir diversos intentos de fraude, se ha adoptado varias soluciones tales como: una encapsulación material del módulo de seguridad, algoritmos de codificación sofisticados, claves de encriptación / desencriptación de tamaño binario elevado, multiplicidad de las tarjetas o de los procesadores como se describe en los documentos US5666412 o US5774546. En estos dos últimos ejemplos un descodificador de televisión de pago está equipado con un lector de tarjeta de dos ranuras en cada una las cuales es insertada una tarjeta chip. La primera tarjeta incluye un elemento de identificación que incluye las informaciones personales y oficiales parcialmente encriptadas. La segunda tarjeta chip incluye un elemento de aplicación conteniendo las claves de acceso y algoritmos que permiten el acceso a las informaciones contenidas en el elemento de identificación de la primera tarjeta. Tal configuración se presenta particularmente en un dispositivo de control parental que necesita un segundo nivel de control de acceso utilizando una clave particular. Según una variante del documento citado, los chips o circuitos integrados de cada una de las dos tarjetas están reagrupados en un solo soporte constituyendo de este modo una sola tarjeta cuyos circuitos integrados son accesibles separadamente por el lector de tarjeta. Esta tarjeta incluye los datos necesarios que definen varios niveles de desencriptación que permiten el acceso a los datos contenidos en uno o el otro de los dos circuitos integrados. Los medios del estado de la técnica anterior aplicados para mejorar la seguridad de las tarjetas de acceso a los programas cifrados han demostrado ser vulnerables a ciertos ataques, particularmente a los ataques por interferencias o "glitch attac s" . Se trata de un método de violación de la seguridad de un procesador criptográfico por interrupción de la ejecución de una o varias instrucciones. El atacante analiza las señales generadas por una secuencia de instrucciones específicas emitidas por el procesador y en el momento preciso de la ejecución de una instrucción de comparación o de salto, aplica las señales de interferencia sobre el bus conectado al procesador a través del lector de tarjeta por ejemplo. Estas señales en forma de tren de impulsos breves bloquean la ejecución de instrucciones o cortocircuitan los programas críticos de autentificación permitiendo de este modo un libre acceso a los datos protegidos . Objetivo de la invención El objetivo de la presente invención es mejorar de manera óptima la seguridad de las tarjetas chip impidiendo el control fraudulento del o de los procesadores criptográficos mediante señales externas que interfieran el desarrollo normal de las tareas del o de los procesadores . Breve descripción de la invención El objetivo de la invención se alcanza por un componente de módulo de seguridad que incluye al menos dos procesadores conectados cada uno a las memorias de programa, a las memorias no volátiles programables y borrables (EEPROM) conteniendo los datos y a las memorias vivas (RAM) que sirve para el almacenamiento temporal de datos en curso de tratamiento, el primer procesador teniendo un bus de interfaz con el exterior del componente, caracterizado porque el segundo procesador es conectado al primer procesador mediante una memoria de intercambio (DPR) , la memoria no volátil programable y borrable del primer procesador siendo accesible en sólo lectura para el primer procesador, el segundo procesador disponiendo de un acceso en lectura y escritura sobre la memoria no volátil programable y borrable del primer procesador. Se entiende por componente una unidad que incluye todos los elementos necesarios para las operaciones criptográficas y reunidos en un soporte único con el fin de asegurar su seguridad. Estos componentes están habitualmente compuestos por un solo chip electrónico, chip que dispone de una protección anti-intrusión mecánica o electrónica. Otras estructuras compuestas por ejemplo de dos chips electrónicos se asimilan igualmente a la denominación "componente" debido a que éstas están íntimamente ligadas y son provistas por los distribuidores como un solo elemento. Este componente fabricado preferiblemente sobre un solo chip de silicio es en general implantado en un soporte portátil, en general una tarjeta chip amovible. Esta ultima está equipada con accesos conectados al primer procesador constituidos ya sea por un conjunto de contactos dispuesto sobre una de las caras de la tarjeta según la norma ISO 7816, ya sea por una antena que permite un intercambio de datos por vía electromagnética sin contacto galvánico (norma ISO 14443) con un dispositivo de lectura - escritura apropiado. Según otro modo de realización del componente, este último es una parte de un módulo electrónico más importante comprendiendo funcionalidades de tratamiento de datos encriptados. Una parte de este módulo trata por ejemplo los datos encriptados DVB y el componente no es más que una parte del silicio encargado de estos tratamientos. Cabe señalar que el módulo electrónico puede o bien ser montado en la unidad de recepción o bien ser conectado de una manera amovible a la unidad de recepción. La configuración del componente según la presente invención permite aislar totalmente el segundo procesador respecto a los accesos exteriores. En efecto, no hay ninguna conexión directa entre los dos procesadores que permita acceder al segundo procesador con la ayuda de instrucciones adecuadas transmitidas al primer procesador a través de los accesos exteriores. Las memorias que conectan ambos procesadores hacen la función de barrera bloqueando por una parte las órdenes indeseables provenientes de accesos exteriores y por otra parte, ellas impiden el análisis, a través de los mismos accesos, de las señales que transitan entre los dos procesadores . El primer procesador no puede por sí mismo modificar su programa. Toda modificación de su programa debe ser verificada por el segundo procesador.

El segundo procesador puede de este modo efectuar las operaciones de criptografía independientemente de las operaciones ejecutadas por el primer procesador. Además, este último no puede efectuar ciertas tareas criticas relativas a la seguridad sin la autorización del segundo procesador. La invención se comprenderá mejor gracias a la siguiente descripción detallada y que se refiere a la única figura adjunta proporcionada a modo de ejemplo en modo alguno limitativo. Breve descripción de las figuras La figura 1 ilustra un esquema funcional de un componente de módulo de seguridad que incluye dos procesadores conectados cada uno a un juego de memorias y conectados entre sí por una memoria de intercambio . Descripción detallada de la invención El componente IC de la figura 1 es realizado en general sobre un solo chip que es montado en un soporte portátil constituido, según un modo de realización preferido, por una tarjeta provista de acceso ACC en forma de contactos o de una antena. El componente IC incluye dos procesadores CPU A, CPU B conectados mediante una memoria viva de intercambio DPR y por una memoria no volátil programable y borrable EEPROM A. El primer procesador CPU A es conectado por una parte a los accesos ACC y por otra parte a una memoria viva RAM A y a una memoria de sólo lectura ROM A. El segundo procesador CPU B es igualmente conectado a una memoria viva RAM B y a una memoria de sólo lectura ROM B así como a una memoria no volátil programable y borrable EEPROM B. Según una variante, una memoria complementaria no volátil programable y borrable STAT puede ser conectada en modo lectura / escritura R/W al primer procesador CPU A. Ésta sirve para almacenar por ejemplo datos de la evolución de funcionamiento del componente que serían accesibles en lectura desde el exterior a través de los accesos ACC. Una de las particularidades esenciales según la invención consiste en el hecho de que la conexión del primer procesador CPU A con la memoria no volátil programable y borrable EEPROM A es configurada en sólo lectura R mientras que la conexión con el segundo procesador CPU B es configurada a la vez en lectura y en escritura R/W. Otro aspecto de esta invención es la presencia de la memoria viva de intercambio DPR cuyas conexiones a cada uno de los procesadores CPU A y CPU B son configuradas en lectura y en escritura R/W. El primer procesador CPU A de este componente, accesible desde el exterior, se encarga de ejecutar las tareas conocidas de los módulos de seguridad es decir tales como la gestión de las contraseñas CW y de los mensajes de control ECM así como la verificación de los derechos de la tarjeta. Podemos imaginar que las operaciones seguras tales como la autentificación, la desencriptación de mensaje de gestión EMM o la gestión de claves y algoritmos de descodificación son reservadas al segundo procesador CPU B. El segundo procesador CPU B gestiona y ejecuta todas las operaciones seguras haciendo llamada a claves de encriptación / desencriptación almacenadas, por ejemplo, en la memoria de sólo lectura ROM B. la memoria no volátil programable y borrable EEPROM B contiene los programas así como los algoritmos necesarios para la desencriptación según las instrucciones comunicadas por el primer procesador CPU A a través de la memoria viva de intercambio DPR. Gracias a la configuración en sólo lectura del primer procesador CPU A, el contenido de la memoria no volátil programable y borrable EEPROM A no puede ser modificado desde el exterior. Toda instrucción del procesador emitida por órdenes recibidas a través de los accesos ACC es almacenada temporalmente en la memoria viva de intercambio DPR y su ejecución es verificada por el segundo procesador CPU B antes de que los datos resultantes sean almacenados por el segundo procesador CPU B en la memoria no volátil EEPROM A a través del puerto R/W. Según una variante, el procesador CPU B puede controlar directamente al procesador CPU A a través de una conexión C sin pasar por la memoria de intercambio DPR. Tal control permite por ejemplo una activación o un bloqueo rápido del procesador CPU A en función del resultado de una verificación efectuada por el procesador CPU B. Una tarjeta que incluye un componente tal como se ha descrito más arriba puede ser utilizada en un descodificador de televisión numérico de pago donde una seguridad elevada es exigida por una parte, a nivel de los derechos de acceso a los datos encriptados de un flujo audio video difundido por cable o satélite y por otra parte, a nivel de los programas de funcionamiento de la tarjeta. Una función de la tarjeta consiste en controlar el acceso a los datos encriptados de un flujo audio video recibido por el descodificador verificando los mensajes de control ECM que acompaña los datos encriptados. Cuando esta verificación tiene lugar, el desencriptado de los datos del flujo es autorizado en función de los derechos de acceso a los datos audio video incluidos en el mensaje ECM. Para definir los derechos de un usuario, el centro de gestión envía los mensajes de administración EMM que son habitualmente individuales, es decir, encriptados por una clave única para este usuario. Según un ejemplo de aplicación de la invención, este tipo de mensaje no puede ser desencriptado por el procesador CPU A puesto que este último no dispone de la clave personal única del usuario. Esta clave puede ser simétrica o asimétrica (clave privada y clave pública) .

La memoria que contendrá este derecho es la memoria EEPROM A en nuestro ejemplo. Al ser esta memoria únicamente accesible en escritura por el procesador CPU B, el procesador CPU A transmitirá el mensaje de administración EMM al procesador CPU B a través de la memoria de intercambio DPR. El procesador CPU B comenzará su ciclo de desencriptación del mensaje, y después de la verificación, actualizará la memoria EEPROM A con los nuevos derechos . Es igualmente posible situar estos derechos en la memoria STAT según otra variante. En tal caso, el resultado de la desencriptación del mensaje EMM será transmitido al procesador CPU A a través de la memoria de intercambio DPR para ser almacenado en la memoria STAT. La descarga del programa de la tarjeta almacenado en la memoria no volátil EEPROM A o la actualización de este programa es gestionado con una mayor seguridad en una tarjeta equipada con un componente según la invención. En efecto, no será posible almacenar un programa en tal tarjeta a través de los accesos ACC y el procesador CPU A sin efectuar las verificaciones por medio del procesador CPU B. El programa o una actualización es recibido por el descodificador en forma de bloques encriptados que serán a continuación encaminados uno por uno al primer procesador CPU A a través de los accesos ACC de la tarjeta. El procesador CPU A no puede desencriptar porque no dispone de la clave correspondiente. Estos bloques son transmitido a la CPU B a través de la memoria de intercambio DPR. La CPU B lanzará un proceso de desencriptación en un modo protegido y por lo tanto ininterruptible. El resultado de esta operación es almacenada en la memoria específica de la CPU B es decir EEPROM B. Está previsto que el valor de verificación o la firma esté contenido en un mensaje de administración EMM. La CPU B recibe este mensaje a través de la memoria de intercambio DPR y podrá calcular la firma del bloque de datos previamente descifrado y compararla con la recibida en el mensaje. Solamente una vez que esta verificación es realizada, la CPU B iniciará un ciclo de escritura de la memoria de la CPU A es decir EEPROM A. En el caso de que el resultado de esta comparación fuera negativo, el proceso de descarga o de actualización del programa se detiene y el procesador CPU A transmite ya sea un mensaje de error al descodificador, ya sea una orden de reinicialización de la descarga. Cuando todos los bloques son verificados con éxito y almacenados en la memoria EEPROM B, el procesador CPU B las transfiere en la memoria EEPROM A. El procesador CPU A se encarga a continuación de la instalación y de la puesta en servicio del nuevo programa. Según una variante, antes de la transferencia de un bloque hacia la memoria EEPROM A, el conjunto de los bloques almacenados en la memoria EEPROM B puede de nuevo ser verificado por el procesador CPU B calculando una impronta sobre la totalidad de los bloques. La comparación se efectúa entonces con la firma global del programa obtenido igualmente a través de un mensaje EMM. Según una variante de funcionamiento, los mensajes de administración EMM son tratados por la CPU A. Cabe señalar que en el momento de cada sesión de desencriptación de estos mensajes EMM, el procesador CPU A solicita la clave necesaria al procesador B para una ejecución directa de la desencriptación. Una vez terminada la desencriptación, la clave es borrada y únicamente almacenada en la memoria viva RAM A de la CPU A. No hay por lo tanto un almacenamiento intermediario de la clave en una memoria no volátil EEPROM A que sería de este modo accesible en lectura a través de los accesos ACC. Solo los resultados intermediarios de cálculos son almacenados en la memoria viva RAM A y el procesador CPU A transfiere los datos finales (derechos por ejemplo) en la memoria STAT. Si el número de tareas seguras aumentara y superara las capacidades de un solo procesador, es factible multiplicar el número de procesadores en función de la complejidad de las operaciones a ejecutar. El esquema funcional de tal configuración sería una extensión de la de la figura 1 donde cada procesador complementario sería conectado a una memoria viva de intercambio DPR a dos puertos, de los cuales uno estaría conectado al primer procesador que posea los accesos hacia el exterior. Según una variante, la memoria viva de intercambio DPR de separación puede contener tantos puertos complementarios como sean necesario para la conexión de procesadores adicionales. Se hace constar que con relación a esta fecha, el mejor método conocido por la solicitante para llevar a la práctica la citada invención, es el que resulta claro de la presente descripción de la invención.

Claims

REIVINDICACIONES
Habiéndose descrito la invención como antecede, se reclama como propiedad lo contenido en las siguientes reivindicaciones : 1. Componente IC de módulo de seguridad que incluye al menos dos procesadores CPU A, CPU B conectados cada uno a las memorias de programa ROM A, ROM B, a las memorias no volátiles programables y borrables (EEPROM) EEPROM A, EEPROM B conteniendo los datos y a las memorias vivas (RAM) RAM A, RAM B que sirven para el almacenamiento temporal de datos en curso de tratamiento, el primer procesador CPU A teniendo un bus de interfaz con el exterior del componente IC, caracterizado porque el segundo procesador CPU B es conectado al primer procesador CPU A mediante una memoria de intercambio DPR, la memoria no volátil programable y borrable EEPROM A del primer procesador CPU A siendo de acceso de solo lectura R para el primer procesador CPU A, el segundo procesador CPU B disponiendo de un acceso en lectura y escritura R/W sobre la memoria no volátil programable y borrable EEPROM A del primer procesador CPU A. 2. Componente de conformidad con la reivindicación 1, caracterizado porque la memoria de intercambio DPR consiste en una memoria viva destinada al almacenamiento temporal de datos, la memoria DPR estando equipada con dos puertos, configurados cada uno a la vez en lectura y en escritura R/W, de los cuales uno es conectado al primer procesador CPU A y el otro al segundo procesador CPU B.
3. Componente de conformidad con las reivindicaciones 1 y 2, caracterizado porque es instalado en un soporte portátil que incluye los accesos ACC destinados al intercambio de datos con una unidad de tratamiento exterior, los accesos ACC estando conectados al primer procesador CPU A a través del bus de interfaz .
4. Componente de conformidad con las reivindicaciones 1 a 3, caracterizado porque el primer procesador CPU A incluye los medios de ejecución de tareas conocidas de los módulos de seguridad y que el segundo procesador CPU B incluye los medios de gestión y de ejecución de operaciones seguras tales como la autentificación, la desencriptación o la gestión de claves y algoritmos de desencriptación.
5. Componente de conformidad con las reivindicaciones 1 a 4, caracterizado porque la memoria de programa ROM B y la memoria no volátil programable y borrable EEPROM B contienen los programas así como los algoritmos necesarios para la desencriptación según las instrucciones comunicadas por el primer procesador CPU A a través de la memoria viva de intercambio DPR.
6. Componente de conformidad con la reivindicación 4, caracterizado porque el segundo procesador CPU B incluye los medios de verificación de datos recibidos a través de los accesos ACC y la memoria viva de intercambio DPR, los datos siendo almacenados temporalmente en la memoria no volátil EEPROM B en el momento de la verificación.
7. Componente de conformidad con las reivindicaciones 1 y 6, caracterizado porque el segundo procesador CPU B incluye los medios de almacenamiento a través del puerto R/W de los datos verificados en la memoria no volátil EEPROM A.
8. Componente de conformidad con la reivindicación 2 , caracterizado porque es instalado en una tarjeta provista de contactos galvánicos, de formato ISO 7816, formando los accesos ACC, la tarjeta realizando la función de módulo de seguridad amovible en un descodificador de televisión de pago.
9. Componente de conformidad con la reivindicación 1, caracterizado por el hecho que comprende al menos un procesador complementario conectado en lectura / escritura a un primer puerto de una memoria no volátil programable y borrable complementario, el segundo puerto de la memoria siendo conectado en sólo lectura al primer procesador.
10. Componente de conformidad con la reivindicación 1, caracterizado porque comprende al menos un procesador complementario conectado en lectura / escritura a un puerto complementario de la memoria no volátil programable y borrable, la memoria siendo conectada en sólo lectura al primer procesador.