MXPA06011434A - Transmisor/receptor de television digital y metodo para procesar datos en un transmisor/receptor de television digital. - Google Patents

Abstract

Se describe un transmisor de television digital (DTV) y un metodo para codificar datos en el transmisor DTV. Un formateador de datos genera un paquete de datos mejorados que incluye los datos mejorados y una secuencia de datos conocidos. Un aleatorizador de datos, genera aleatoriedad del paquete de datos mejorados. Un codificador RS codifica en RS el paquete de datos aleatorizados agregando los primeros datos de paridad y un intercalador de datos intercala el paquete de datos con codificacion RS. Una unidad de codificacion trellis codifica en trellis el paquete de datos intercalados. Aqui la unidad de codificacion trellis incluye un codificador TCM para generar un primer bitio de salida codificando en trellis un primer bitio de entrada y generar un segundo bitio de salida omitiendo el primer bitio de entada, y un pre-codificador para generar un tercer bitio de salida pre-codificando el segundo bitio de entrada en donde las memorias incluidas en el codificador TCM y el pre-codificador se inicializan cuando la secuencia de datos conocidos se introduce en la unidad de codificacion trellis.

Description

TRANSMISOR/RECEPTOR DE TELEVISIÓN DIGITAL Y MÉTODO PARA PROCESAR DATOS EN UN TRANSMISOR/RECEPTOR DE TELEVISIÓN DIGITAL ANTECEDENTES DE LA INVENCIÓN Campo de la Invención La presente invención se refiere a un sistema digital de telecomunicaciones y más particularmente, a un transmisor/receptor de televisión digital (DTV) y a un método para codificar datos en el transmisor/receptor de DTV. Aunque la presente invención es adecuada para un amplio campo de aplicaciones, esta es particularmente adecuada para modular una señal de televisión digital a un modo de banda lateral vestigial (VSB) y transmitir y recibir la señal de televisión digital modulada por VSB.

Discusión de la Técnica Relacionada Desde la segunda mitad de 1998, los Estados Unidos de América han adoptado un método de transmisión 8T-VSB del comité de sistemas de televisión avanzada (ATSC) como el estándar de 1995 para la difusión televisiva. Actualmente, la República de Corea también está proporcionando programas de teledifusión adoptando el método de transmisión ATSC 8T-VSB como el estándar para la difusión televisiva. Por consiguiente, la difusión televisiva experimental comenzó en mayo de 1995 , y un sistema de difusión televisiva de prueba comenzó el 31 de agosto de 2000. La FIG. 1 ilustra un sistema de transmisión ATSC 8T-VSB convencional. Un aleatorizador, genera aleatoriedad de los datos de video/audio MPEG que se introducen. Un codificador de Reed-Solomon codifica los datos para agregar un código de paridad de 20 bytios. Un intercalador de datos, intercala los datos. Un codificador trellis convierte los datos de bytios a símbolos y después, el trellis codifica los datos convertidos. Un multiplexor (MUX) multiplexa una columna de símbolos y las señales de sincronización, y un insertador piloto agrega una señal piloto a la columna de símbolos. Un modulador VSB convierte la columna de símbolos a una señal 8VSB de un ancho de banda de frecuencia intermedia. Y, un convertidor RF convierte la señal convertida por VSB a una señal de ancho de banda RF y transmite a una antena la señal convertida a ancho de banda de RF . El modo de transmisión 8T-VSB, el cual se adoptó como el estándar para la difusión televisiva digital en Norte América y la República de Corea, es un sistema que ha sido desarrollado para la transmisión de datos de video/audio MPEG. Sin embargo, actualmente, la tecnología para procesar señales digitales está siendo desarrollada a una velocidad enorme y como un amplio número de la población utiliza la Red internacional o Internet, los aparatos eléctricos digitales, computadoras, y la Red internacional están siendo integrados. Por lo tanto, con el fin de cumplir con los varios requerimientos de los usuarios, necesita ser desarrollado un sistema que pueda adjuntar datos de video/audio a través de un canal de televisión digital para transmitir información adicional diversa . Algunos usuarios pueden asumir que la transmisión de datos adicionales se aplicaría usando una tarjeta de PC o un dispositivo portátil que tenga una antena interior unida a la misma. Sin embargo, cuando se usan bajo techo, la intensidad de las señales puede disminuir debido a un bloqueo provocado por las paredes o una perturbación provocada por objetos móviles que se acercan o están próximos. Por consiguiente, la calidad de las señales digitales recibidas se puede deteriorar debido a un efecto de fantasma y el ruido provocado por las ondas reflejadas. Sin embargo, a diferencia de los datos de video/audio generales, cuando se transmiten los datos adicionales, los datos que se deben transmitir deben tener una relación de error baja. Más específicamente, en el caso de los datos de video/audio, los errores que no se perciben o se reconocen a través de los ojos o los oídos del usuario pueden ser ignorados, ya que estos no provocan mucho o ningún problema. Por el contrario, en el caso de los datos adicionales (por ejemplo, el archivo de ejecución del programa, información de alimentación, etc.), un error aun en un sólo bitio puede provocar un problema serio. Por lo tanto, se requiere desarrollar un sistema muy resistente a efectos de fantasma y el ruido. Los datos adicionales se transmiten por lo general por un método de división por tiempo a través del mismo canal que los datos de video/audio MPEG. Sin embargo, con la llegada de la difusión televisiva digital, los receptores de televisión digital ATSC VSB que reciben sólo datos de video/audio MPEG ya se han distribuido en el mercado. Por lo tanto, los datos adicionales que se transmiten a través del mismo canal que los datos de video/audio MPEG no deberían influenciar a los receptores ATSC VSB convencionales que se distribuyen en el mercado. En otras palabras, esto se puede definir como compatibilidad con ATSC VSB, y el sistema de transmisión de datos adicionales debería ser compatible con el sistema ATSC VSB. Aquí, los datos adicionales también se conocen como datos mejorados o datos E-VSB. Además, en un ambiente de canal pobre, la calidad de recepción del sistema de recepción ATSC VSB convencional se puede deteriorar. Más específicamente, la resistencia a los cambios en los canales y el ruido se requiere más altamente cuando se usan receptores portátiles y/o móviles .

BREVE DESCRIPCIÓN DE LA INVENCIÓN Por consiguiente, la presente invención se dirige a un transmisor de televisión digital (DTV) y un método para codificar los datos en el transmisor de DTV, el cual evita uno o más problemas debidos a las limitaciones y las desventajas de la técnica relacionada. Un objetivo de la presente invención es proporcionar un sistema de televisión digital que es adecuado para transmitir datos adicionales y que es altamente resistente al ruido. Otro objetivo de la presente invención es proporcionar un sistema de televisión digital que pueda mejorar una eficiencia de decodificación de un símbolo de datos adicionales . Un objetivo más de la presente invención es proporcionar un transmisor de televisión digital (DTV) y un método para codificar los datos en el transmisor DTV, el cual pueda insertar los datos conocidos en un área específica de los datos adicionales y transmitir los datos a un transmisor/receptor, mejorando por ello la eficiencia de recepción del sistema de televisión digital. Las ventajas, objetivos y características adicionales de la invención se definirán en parte en la descripción que sigue y en parte se volverán aparentes para aquellas personas que tengan experiencia ordinaria en la técnica, tras el examen de lo siguiente, o pueden ser aprendidas por la práctica de la invención. Los objetivos y otras ventajas de la invención se pueden materializar y conseguir por la estructura indicada particularmente en la descripción escrita y las reivindicaciones de la misma así como los dibujos anexos. Para lograr estos objetivos y otras ventajas y de acuerdo con el propósito de la invención, como se incorpora y se describe ampliamente aquí, un transmisor de televisión digital (DTV) para codificar datos mejorados para su transmisión incluye un formateador para generar un paquete de datos mejorados que incluye los datos mejorados y una secuencia de datos conocida, un aleatorizador para aleatorizar el paquete de datos mejorados, un codificador de Reed-Solomon (RS) para codificar en RS el paquete de datos aleatorizados agregando los primeros datos de paridad, un intercalador de datos para intercalar el paquete de datos con codificación RS, y una unidad de codificación de trellis para codificar en trellis el paquete de datos intercalados, en donde la unidad de codificación de trellis puede incluir un codificador de modulación con codificación trellis (TCM) para generar un primer bitio de salida codificando en trellis un primer bitio de entrada y generar un segundo bitio de salida omitiendo el primer bitio de entrada, y un pre-codificador para generar un tercer bitio de salida pre-codificando un segundo bitio de salida, en donde las memorias incluidas en el codificador TCM y el pre-codificador se inician cuando la secuencia de datos conocida se introduce en la unidad de codificación de trellis. La unidad de codificación de trellis puede incluir además un controlador de inicialízacíón para generar los bitios de datos de inicialización requeridos para ínicializar las memorias del codificador TCM y el pre-codificador, y un multiplexor para reemplazar una porción de la secuencia de datos conocida con los bitios de datos de inicialización, en donde una salida del multiplexor se introduce al decodificador TCM y al pre-codificador. Y, el transmisor de DTV puede incluir además un procesador de compatibilidad regresiva el cual genera los segundos datos de paridad con base en el paquete de datos con codificación RS en el cual la segunda porción de la secuencia de datos conocida se reemplaza con los bitios de datos de inicialización para reflejar el reemplazo hecho por el multiplexor. Aquí, el multiplexor puede reemplazar además los primeros datos de paridad incluidos en el paquete de datos intercalados con los segundos datos de paridad. En otro aspecto de la presente invención, un método para codificar datos mejorador para su transmisión en un transmisor de televisión digital (DTV) incluye generar un paquete de datos mejorados que incluye los datos mejorados y una secuencia de datos conocida, aleatorizar el paquete de datos mejorados, codificar en Reed-Solomon (RS) el paquete de datos aleatorizado agregando los primeros datos de paridad, intercalar el paquete de datos con codificación RS, y codificar en trellis el paquete de datos intercalado usando una unidad de codificación de trellis la cual incluye un codificador de modulación con codificación de trellis (TMC) y un pre-codificador, en donde codificar en trellis el paquete de datos intercalado puede incluir generar un primer bitio de salida codificando en trellis un primer bitio de entrada y generar un segundo bitio de salida omitiendo el primer bitio de entrada en el codificador TCM, generar un tercer bitio de salida pre-codificando un segundo bitio de entrada en el pre-codificador, e inicializar las memorias incluidas en el codificador TCM y el pre-codificador cuando se introduce la secuencia de datos conocida a la unidad de codificación de trellis . Aquí, inicializar las memorias incluidas en el TCM y el pre-codificador puede incluir generar los bitios de datos de inicialización para inicializar las memorias del codificador TCM y el pre-codificador, reemplazar una porción de la secuencia de datos conocida que incluye los bitios de datos de inicialización para el codificador TCM y el pre-codificador. La codificación en trellis del paquete de datos intercalado puede incluir además generar los segundos datos de paridad con base en el paquete de datos con codificación RS en el cual la porción de la secuencia de datos conocida se reemplaza con los bitios de datos de inicialización. La codificación de trellis del paquete de datos intercalado puede incluir además reemplazar los primeros datos de paridad incluidos en el paquete de datos intercalado con los segundos datos de paridad. Se debe entender que tanto la descripción general anterior y la siguiente descripción detallada de la presente invención son ejemplificantes y explicativos y se destinan para proporcionar la explicación adicional de la invención como se reivindica. BREVE DESCRIPCIÓN DE LOS DIBUJOS Los dibujos anexos, los cuales se incluyen, proporcionan una comprensión adicional de la invención y se incorporan y forman parte de esta solicitud, ilustran las modalidades de la invención y junto con la descripción sirven para explicar los principios de la invención. En los dibujos: La FIG. 1 ilustra un aspecto de bloques de un sistema de transmisión ATSC 8T-VSB convencional; La FIG. 2 ilustra una estructura de un marco de transmisión VSB general; la FIG. 3 ilustra una vista de bloques global de un transmisor de televisión digital de acuerdo con la presente invención; la FIG. 4 ilustra una vista de bloques de un intercalador mostrado en la FIG. 3, de acuerdo con una modalidad de la presente invención; la FIG. 5 ilustra un ejemplo de operación del intercalador de datos mostrado en la FIG. 3 en la estructura de marco de acuerdo con la presente invención; la FIG. 6 ilustra una vista de bloques detallada de un formateador de paquetes mostrado en la Fig. 3 de acuerdo con una modalidad de la presente invención; la FIG. 7 ilustra una estructura de marco que muestra un ejemplo para insertar los datos conocidos antes de la intercalación de acuerdo con la presente invención; la FIG. 8 ilustra el ejemplo para insertar los datos conocidos describiendo cada segmento correspondiente; la FIG. 9 ilustra una estructura de marco que muestra un ejemplo para insertar los datos conocidos después de la intercalación de acuerdo con la presente invención; la FIG. 10 ilustra una vista en bloques detallada de un codificador trellis de acuerdo con una modalidad de la presente invención; la FIG. 11 ilustra una vista en bloques detallada de un ejemplo de un codificador trellis mostrado en la FIG. 10; y la FIG. 12 ilustra una vista en bloques que muestra una estructura global del receptor de televisión digital de acuerdo con una modalidad de la presente invención. DESCRIPCIÓN DETALLADA DE LA INVENCIÓN Ahora se hará referencia en detalle a las modalidades preferidas de la presente invención, los ejemplos de las cuales se ilustran en los dibujos anexos. Siempre que sea posible, los mismos números de referencia se usaran en todos los dibujos para referirse a las partes iguales o similares.

Además, aunque los términos usados en la presente invención se seleccionan de los términos conocidos y usados en general, algunos de los términos mencionados en la descripción de la presente invención han sido seleccionados por los solicitantes a su discreción, los significados detallados de los cuales se describen en las partes relevantes de la descripción de aquí.

Además, se requiere que la presente invención se comprenda, no solamente por los términos actuales usados sino por el significado de cada término que yace en esta. En la presente invención, los datos mejorados pueden consistir ya sea de datos que incluyen información tal como archivos de ejecución de programas, información de alimentación, etc., o se componen de datos de video/audio.

Adicionalmente, los datos conocidos se refieren a los datos ya conocidos, basados en un- acuerdo predeterminado entre el transmisor y el receptor. Además, los datos principales de componen de datos que pueden ser recibidos desde el sistema de recepción convencional, en donde los datos principales incluyen datos de video/audio . La FIG. 2 ilustra una estructura de un marco de transmisión VSB general. Aquí, un marco se configura de dos campos. Cada campo incluye un segmento de sincronización de campo y 312 segmentos de datos. La presente invención se refiere a insertar datos conocidos en una posición predefinida dentro del segmento de datos y transmitir los datos, mejorando por ello la eficiencia de recepción del receptor de televisión digital. La FIG. 3 ilustra una vista de bloques global de un transmisor de televisión digital (DTV) de acuerdo con la presente invención. El transmisor de DTV incluye un pre-procesador 301 E-VSB, un formateador 302 de paquetes E-VSB, un multiplexor 303 de paquetes, un aleatorizador 304 de datos, un post-procesador E-VSB, un codificador 321 de Reed-Solomon (RS) , un intercalador 322 de datos, una unidad 323 de codificación de trellis, un procesador 324 de compatibilidad regresiva, y un transmisor 330. En la presente invención que tiene la estructura descrita arriba, los datos principales se envían al multiplexor 303 de datos en unidades de paquetes de transporte, y los datos mejorados de envían al pre-procesador 301 E-VSB. El pre-procesador 301 E-VSB pre-procesa los datos mejorados, tal como corrección de errores adicionales de codificación e inserta bitios de datos nulos, y después envía el flujo de MPEG mejorado, pre-procesado al formateador 302 de paquetes E-VSB. El formateador 302 de paquetes E-VSB alinea los datos pre-procesados y los datos conocidos, pre-definidos en una posición específica del paquete de acuerdo con una regla establecida. Después, el formateador 302 de paquetes E-VSB envía los datos alineados al multiplexor 303 de paquetes en unidades de paquetes uniformes. La operación detallada del formateador 302 de paquetes E-VSB se describirá en un proceso posterior. Además, el multiplexor 303 de paquetes multiplexa el paquete de datos mejorados y el paquete de datos principales de acuerdo con una regla de multiplexión predefinida, el paquete MPEG mejorado que tiene los datos conocidos insertados en este, y los transmitidos desde el formateador 302 de paquetes E-VSB. Después, los datos multiplexados pasan a través del aleatorizador 304 de datos y se envían al post-procesador 310 de E-VSB. En este punto, el post-procesador 310 E-VSB incluye un codificador 311 Reed-Solomon (RS) , un intercalador 312 de datos, un codificador 313 convolucional E-VSB, un o 314 de datos, y un eliminador 315 de bytios RS. El codificador 311 RS codifica en RS los datos enviados desde el aleatorizador 304 de datos. Después, el codificador 311 RS agrega datos de paridad de 20 bytios y envía los datos al intercalador 312 de datos. La FIG. 4 ilustra una vista de bloques del intercalador 312 de datos, mostrado en la FIG. 3, de acuerdo con una modalidad de la presente invención. En este ejemplo, se describe un intercalador convolucional que tiene 52 ramas y un número de bytios de memoria unitario de M=4. En el intercalador 312 de datos, cuando se introduce un primer bytios, el primer bytios introducido se envía directamente a una primera rama, y un segundo bytio se introduce a través de una segunda rama. Por consiguiente, se produce un valor previo a 52*4 bytios. La FIG. 5 ilustra un ejemplo de operación del intercalador de datos mostrado en la FIG. 3 en la estructura de marco de acuerdo con la presente invención. Aquí, los datos se introducen en unidades de segmentos desde el superior al inferior, y el bytio dentro del segmento se introduce primero en el lado izquierdo y después en el lado derecho. Los números mostrados en la FIG. 5 indican el orden producido del intercalador. El intercalador 312 de datos se opera en unidades de 52 segmentos. Los datos producidos del intercalador 312 de datos se envían al codificador 313 convolucional E-VSB, en donde los datos producidos tienen codificación convolucional de E-VSB. Después, los datos con codificación convolucional E-VSB pasan a través del intercalador 314 de datos y se envían al eliminador 315 de bytios RS, que remueve (o que elimina) por ello la paridad de 20 bytios. Esto es para recalcular la paridad ya que los datos originales han sido modificados por el codificador 313 convolucional . Más específicamente, la salida del eliminador 315 de bytios RS se introduce al codificador 321 RS para ser codificada en RS . Entonces, después que se agrega otra vez la paridad de 20 bytios, los datos se envían al intercalador 322 de datos. La operación del intercalador 322 de datos puede ser entendida fácilmente refiriéndose a la FIG. 3 y la FIG. 4. Por lo tanto, se omitirá una descripción detallada de la misma, por simplicidad. La salida del intercalador 322 de datos se introduce en la unidad 323 de codificación trellis. La unidad 323 de codificación trellis codifica los 2 bitios introducidos a 3 bitios y envía los datos codificados (es decir, 3 bitios) al multiplexor 325 de marco. Con el fin de generar los datos enviados desde la unidad 323 de codificación trellis como los datos conocidos definidos desde el transmisor/receptor de DTV, una memoria dentro de la unidad 323 de codificación trellis necesita ser inicializada con respecto a los datos conocidos insertados en el paquete mejorado. En este punto, la inicialización se lleva a cabo por un nuevo conjunto de datos y no por los datos introducidos. Por lo tanto, se deberá crear una nueva paridad RS y se reemplaza con los datos de paridad iniciales. Más específicamente, esta operación se lleva a cabo por el procesador 324 de compatibilidad regresiva. El proceso de inicíalización de la unidad 323 de codificación trellis y la operación del procesador 324 de compatibilidad regresiva también se describirán con detalle en un proceso posterior. La salida de la unidad 323 de codificación trellis se introduce en el multiplexor 235 de marco. Entonces, el multiplexor 325 de marco inserta las señales de sincronización de campo y de segmentos en los datos de salida de la unidad 323 de codificación de trellis y envía los datos al transmisor 330. El transmisor 330 incluye un insertador 331 piloto, un modulador 333 VSB, y un convertidor 334 de radio frecuencia (RF) . Ya que esta estructura es similar al sistema de transmisión de la FIG. 1, se omitirá una descripción detallada de la misma, por simplicidad. A continuación se describirá con detalla la operación del formateador 302 de paquetes. La FIG. 6 ilustra una vista de bloques detallada del formateador de paquetes mostrado en la FIG. 3. de acuerdo con una modalidad de la presente invención. El formateador 302 de paquetes incluye un generador 511 de datos conocidos y un multiplexor 513. El generador 513 de datos conocidos crea los datos conocidos, y el multiplexor 513 multiplexa y envía los datos pre-procesados por el pre-procesador 301 E-VSB y el bitio de encabezamiento de MPEG. Más específicamente, los datos conocidos multiplexados y enviados se intercalan y se codifican en trellis desde el final de la transmisión, siendo transmitidos por ello al extremo de recepción. En la estructura del marco de transmisión VSB del extremo de recepción, la estructura del marco que es el último paso antes de la transmisión final, los datos conocidos transmitidos se usan como datos de referencia separados diferentes de los datos de sincronización en un ecualizador de canales y un desmodulador. Aquí, en el receptor de la técnica relacionada, sólo los datos de sincronización se usan como los datos de referencia. Por lo tanto, la eficiencia de recepción puede ser mejorada. Adicionalmente, la salida del formateador 302 de paquetes se produce en unidades de 188 bytios. Los primeros 4 bytios corresponden al bytio de encabezamiento de MPEG. Y, los datos conocidos y los datos de salida del pre-procesador E-VSB se multiplexan en los restantes 184 bytios. La FIG. 7 ilustra una estructura de marco que muestra un ejemplo para insertar los datos conocidos antes de la intercalación de acuerdo con la presente invención. Sin embargo, este no corresponde al marco final que se debe transmitir. En otras palabras, la FIG. 7 ilustra una porción de los segmentos de datos dentro del cuadro y, más específicamente, ilustra un ejemplo de los datos conocidos que son insertados por el formateador 302 de paquetes. Para un mejor entendimiento y simplicidad de la descripción de la presente invención, la estructura de marco mostrada en el ejemplo de la FIG. 7 consiste de 52 segmentos, los cuales corresponden a una profundidad de intercalación. Con referencia a la FIG. 7, la estructura de marco consiste en general de 4 áreas. Más específicamente, la estructura de marco consiste de un área 701 de encabezamiento, un área 702 de datos útiles en la cual sólo pueden estar presentes los datos de E-VSB, un área 703 de paridad, y un área 704 de datos conocidos en la cual pueden estar presentes los datos conocidos. Aquí, el área de datos conocidos se divide en una primera área 705 en la cual se puede inicializar un codificador trellis, y una segunda área 706 en la cual el codificador trellis no puede ser inicializado. La primera área 705 en la cual el codificador trellis puede ser inicializado corresponde a una posición de los bytios que se producen desde el intercalador de datos antes que los bytios de paridad del segmento correspondiente. En este punto, cuando los datos introducidos se cambian de los datos mejorados o los datos principales a los datos conocidos, una porción o todos los datos en la primera área 705 se reemplazan con los datos de inicialización y se introducen en la memoria de la unidad 323 de codificación de trellis. Una porción de toda la primer área 705 en la cual puede ser inicializado en codificador trellis, puede incluir los datos conocidos y/o los datos mejorados. La segunda área 706 en la cual el codificador trellis no puede ser inicializado puede incluir los datos conocidos o los datos mejorados generales. Aquí, el tamaño de área de ambos tipos de datos puede ser modificado adecuadamente por el diseñador de la presente invención. En otras palabras, la cantidad de datos conocidos y la de los datos mejorados son relativas una a la otra. Además, el tamaño de la primer área 705 y el tamaño de la segunda área 705 pueden diferir en cada segmento. En el ejemplo mostrado en la modalidad preferida de la presente invención, el tamaño de cada área difiere de acuerdo con un orden de segmento dentro de un campo de datos VSB. La FIG. 8 ilustra el ejemplo de insertar los datos conocidos describiendo cada segmento correspondiente . Esto es para permitir, después de un proceso de intercalación de datos, que los datos conocidos de cada segmento sean reunidos (o agrupados) en un área específica. Por ejemplo, cuando la profundidad de intercalación de un segmento es 52, y cuando el orden (e) del segmento es igual a o mayor que 13 e igual a o menor que 30 (es decir, 13 = e = 30), el segmento incluye secuencialmente un área de encabezamiento en la cual el codificador trellis no puede ser inicializado, un área en la cual el codificador trellis puede ser inicializado, y un área de datos útiles. Este orden ser repite 4 veces, y después se incluye un área de paridad. Cuando los datos se intercalan en la estructura descrita arriba mediante el intercalador 322 de datos, la estructura de marco correspondiente es como se muestra en la FIG. 9. Más específicamente, la FIG. 9 ilustra una estructura de marco que muestra un ejemplo de insertar los datos conocidos después de la intercalación de acuerdo con la presente invención. Con referencia a la FIG. 9, los datos de las áreas de encabezamiento se incluyen primero, y después se incluyen los datos de las áreas de datos conocidos. En otras palabras, los datos conocidos que se dispersan en cada segmento antes del proceso de intercalación de datos se agrupan en una pluralidad de segmentos después del proceso de intercalación de datos. Las áreas de datos conocidos son seguidas por los datos de las áreas de paridad y los datos de las áreas de datos útiles.

La FIG. 10 ilustra una vista de bloques detallada de un codificador trellis de acuerdo con una modalidad de la presente invención. Más específicamente, la FIG. 10 es un ejemplo de una vista de bloques detallada de la unidad 323 de codificación trellis que puede ser inicializada y que codifica en trellis los datos intercalados por el intercalador de datos como se muestra en la FIG. 9. Con referencia a la FIG. 10, la unidad 323 de descodificación trellis incluye un multiplexor 611, un codificador 612 trellis, y un controlador 613 de inicialización. El multiplexor 611 multiplexa y envía los datos intercalados, los bytios de paridad producidos desde el procesador 324 de compatibilidad regresiva, y los bitios de datos de inicialización de acuerdo con una regla predeterminada. El controlador 613 de inicialización genera los bitios de datos de inicialización para inicializar la memoria del codificador 612 trellis, para enviar los bitios de datos de inicialización generados al multiplexor 611 al procesador 324 de compatibilidad regresiva. Más específicamente, cuando los datos intercalados son los datos conocidos, y los datos conocidos se colocan al inicio de la secuencia de datos conocidos, en los cuales datos se introducen consecutivamente, entonces se requiere la inicialización de la unidad 323 de codificación de trellis. Más específicamente, cuando se introduce una secuencia de datos conocidos en el codificador 612 de trellis como los datos de entrada, se pueden obtener varias secuencias de salida dependiendo del estado de la memoria del codificador 612 de trellis. Por lo tanto, inicializando primero el codificador 612 de trellis a un valor predeterminado, cuando comienza la secuencia de datos conocidos, e introduciendo después los datos conocidos, se puede obtener la secuencia de salida de datos conocidos a partir de la salida del codificador 612 de trellis. Por consiguiente, cuando se requiere que la memoria del codificador 612 de trellis sea inicializada, una porción de los datos conocidos debe ser reemplazada con los bitios de datos de inicialización y enviada al codificador 612 trellis. Por consiguiente, la memoria del codificador 612 trellis se inicializa mediante los bitios de datos de inicialización, y la salida del codificador 612 trellis incluye los datos conocidos codificados con un patrón deseado por el transmisor/receptor DTV. Cuando los datos intercalados y transmitidos son los datos conocidos, y cuando se requiere la inicialización, el multiplexor 611 reemplaza una porción de los datos intercalados con los bitios de datos de inicialización y envía los datos al codificador 612 trellis. Adicionalmente, en la posición de paridad dentro de cada segmento de datos mejorados, el multiplexor 611 envía los datos de paridad producidos desde el procesador 324 de compatibilidad regresiva al codificador 612 trellis. En otros casos, el multiplexor 611, envía los datos intercalados al codificador 612 trellis. Después, el codificador 612 trellis codifica en trellis los datos producidos desde el multiplexor 612 por unidades de símbolos. Aquí, cada símbolo consiste de 2 bitios. Por simplicidad de descripción, entre los 2 bitios, el bitio superior se denominará ?dl' , y el bitio inferior se denominará VO' . La FIG. 11 ilustra una vista de bloques detallada de un ejemplo del codificador 612 trellis mostrado en la FIG. 10.

Aquí, el codificador 612 trellis recibe 2 bitios de entrada (di, dO) . Entonces, después de la codificación (o el cifrado) de los 2 bitios de entrada (di, dO) el codificador 612 trellis produce 3 bitios (c2, cl, cO) . Por consiguiente, el codificador 612 trellis incluye un codificador 621 de modulación con codificación trellis (TCM) , y un pre-codificador 622. Aquí, el bitio inferior dO del símbolo de entrada se introduce en el codificador 621 TCM y el bitio superior di del símbolo de entrada se introduce en el pre-codificador 622. El codificador 621 TCM incluye una línea omitiendo el bitio dO de entrada a un segundo bitio de salida cl, una memoria ml almacena temporalmente y envía un primero bitio de salida cO que se realimenta, un sumador suma el bitio de entrada dO con la memoria ml y produce el bitio sumado, y una memoria mO almacena temporalmente el bitio transmitido desde el sumador y envía el bitio como un primer bitio cO de salida y retro-alimentar el bitio de salida a la memoria ml . El pre-codificador 622 incluye un sumador, y una memoria m2. El sumador suma el bitio de entrada di con la señal que se realimenta y produce la señal con bitio agregado de entrada como una tercera señal c2 de salida. Y, la memoria m2 almacena temporalmente la tercera señal de salida C2 que se produce desde el sumador y realimenta el sumador. En este punto, cada memoria (es decir, mO a m2) se provee con el mismo reloj y se opera en sincronización con los relojes. En la estructura mostrada en la FIG. 11, el bitio inferior dO se envía directamente como el segundo bitio de salida cl . Simultáneamente, el bitio inferior dO se codifica en trellis por las dos memorias mO y ml y el sumador del codificador 621 para ser enviado como el primero bitio de salida cO . El bitio superior se pre-codifica por el sumador y la memoria m2 del pre-codificador 622, para ser producido como el tercer bitio c2. Por lo tanto, el estado de la memoria m2 del codificador 612 trellis se determina solamente por el bitio superior di , y el estado para cada una de las memorias ml y mO se determina solamente por el bitio inferior dO .

Como se muestra en la Fig. 11, sólo un bitio di se requiere para inicializar la memoria m2 del codificador 612 trellis a un valor predeterminado, y se requieren dos bitios dO para inicializar la memoria ml y mO del codificador 612 trellis a un valor predeterminado. Por lo tanto, con el fin de inicializar las memorias m2, ml, y mO del codificador 612 trellis, se requieren al menos 2 símbolos de entrada. La Tabla 1 mostrada abajo describe la entrada de dos símbolos requeridos para inicializar la memoria de un estado m2mlm0 arbitrario a un estado 000. [Tabla 1] {Aquí, por ejemplo, cuando el estado es m2mlm0 = 111, con el fin de inicializar el estado 111 a 000, el símbolo de entrada dldO debe ser ingresado consecutivamente como 01, 11 o como 11, 01. Por consiguiente, el controlador de inicialización 613 recibe el valor de estado de la memoria m2mlm0 en el codificador trellis, después, el controlador 613 de inicialización crea (o genera) una secuencia de símbolos de entrada requerida para la inicialización, refiriéndose a la Tabla 1 y envía la secuencia de símbolos de entrada al multiplexor 611. Más específicamente cuando se requiere inicialización de la memoria, el controlador 613 de inicialización verifica el estado de la memoria m2mlm0 y se refiere a la Tabla 1 para generar (o crear) y enviar los bitios de datos de inicialización al multiplexor 611. En este punto, 12 codificadores de trellis se incluyen en el sistema de transmisión VSB. Además, como se requieren 2 símbolos para inicializar la memoria de cada codificador trellis, se usan primero un total de 24 símbolos de entrada para la inicialización cuando comienza la secuencia de datos conocidos. Por el contrario, se puede estimar fácilmente que cuando el estado al cual se debe inicializar la memoria no es 000, se requieren dos secuencias de símbolos diferentes a las mostradas en la Tabla 1. Por lo tanto, se omitirá una descripción detallada de la misma, por simplicidad. El controlador 613 de inicialización envía los bitios de datos de inicialización al procesador 324 de compatibilidad regresiva. Más específicamente, ya que la memoria se inicializa por un nuevo grupo de datos y no por los datos intercalados, la paridad RS debería ser creada nuevamente y reemplazada con los datos de paridad originales (o iniciales) .

Esta operación se lleva a cabo por el procesador 324 de compatibilidad regresiva. Aquí, el procesador 324 de compatibilidad regresiva recibe la salida del codificador 321 RS y la salida del controlador 613 de inicialización dentro de la unidad 323 de codificación trellis, creando por ello una paridad de 20 bytios y enviando la paridad creada al multiplexor 611. La salida de la unidad 323 de codificación trellis se envía al multiplexor 325 de marco. Después, el multiplexor 325 de marco inserta señales de sincronización de campo y de segmento en los datos de salida de la unidad 323 de codificación trellis, los cuales se transmiten después a través del transmisor 330. La FIG. 12 ilustra una vista de bloques que muestra una estructura global del receptor de televisión digital de acuerdo con una modalidad de la presente invención. Más específicamente, la FIG. 12 ilustra un ejemplo de un sistema de recepción VSB que recibe los datos transmitidos desde el sistema de transmisión VSB, mostrado en la FIG. 3, y que remodula y los datos recibidos para restablecer los datos transmitidos . El sistema de recepción VSB incluye un sintonizador 711, un desmodulador 712, un ecualizador 713, un detector 714 de datos (o secuencia) conocidos, un decodificador 715 Viterbi, un desintercalador 716, un decodificador Reed-Solomon (RS) , y un eliminador de aleatoriedad 718. El sistema de recepción VSB también incluye un eliminador 719 principal de paquetes, un eliminador de formato 719 de paquetes E-VSB, y un procesador 721 de datos E-VSB. El sintonizador 712 sintoniza la frecuencia de un canal particular. Subsecuentemente, el sintonizador 711 convierte-reduce la frecuencia sintonizada y envía la frecuencia del canal sintonizado al demodulador 712. El desmodulador 712 lleva cabo la restauración de la onda portadora y la restauración por tiempo de la onda de frecuencia del canal sintonizado, y envía la onda de frecuencia del canal procesado al ecualizador 713. El ecualizador 713 lleva a cabo la compensación de cualquier distorsión del canal incluida en la señal desmodulada y envía la señal compensada al decodificador 715 Viterbi. En este punto, el detector 714 de datos conocidos detecta los datos conocidos los cuales han sido insertados por el extremo de transmisión, y de los datos de salida del demodulador 712. Entonces, el detector 714 de datos conocidos envía los datos conocidos detectados al desmodulador 712 y el ecualizador 713. Cuando el desmodulador 712 usa los datos conocidos durante la recuperación por tiempo o la recuperación de portador, la eficiencia de desmodulación puede ser mejorada. De manera similar, cuando el ecualizador 713 utiliza los datos conocidos para la ecualización del canal, la eficiencia de ecualización puede ser mejorada. La salida del ecualizador 713 pasa a través del decodificador 715 Viterbi, el desintercalador 716, el decodificador 717 RS, y el eliminador 718 de aleatoriedad. Después, los datos de salida se envían a un decodificador MPEG principal (no se muestra y se envían simultáneamente al eliminador 719 de paquetes principal . El decodificador 715 Viterbi decodifica por Viterbi los datos enviados desde el ecualizador 713 y convierte los datos con codificación Viterbi a bytios. Después, los datos convertidos se envían al desintercalador 716. El desintercalador 716 lleva a cabo un proceso inverso del intercalador de datos del transmisor DTV y envía los datos desintercalados al decodificador 717 RS . El decodificador 717 RS decodifica la salida del desintercalador 716 y elimina los datos de paridad de los datos de entrada y envía los datos de paridad eliminados al eliminador 718 de aleatoriedad. El eliminador 718 de aleatoriedad lleva a cabo un proceso inverso del aleatorizador del transmisor DTV sobre la salida del decodificador 717 RS . Después, el eliminador 718 de aleatoriedad inserta el bytio de sincronización MPEG al inicio de cada paquete, transmitiendo por ellos los datos en unidades de paquetes de 188 bytios. La salida del eliminador de aleatoriedad se envía simultáneamente al decodificador MPEG principal y al eliminador 719 de paquetes de datos principal. Aquí, el decodificador MPEG principal sólo decodifica el (los) paquete (s) correspondientes al MPEG principal. Si el ID del paquete es un ID de paquete nulo o un ID de paquete reservado, el cual se usó para el paquete de datos mejorado, el decodificador MPEG principal no lleva a cabo el proceso de decodificación . Mientras tanto, el eliminador 719 de paquetes principal elimina el paquete de datos principal unitario de 188 bytes de los datos producidos desde el eliminador 718 de aleatoriedad y envía los datos procesados al eliminador de formato 220 de paquetes E-VSB. Subsecuentemente, el eliminador 220 de formato de paquetes E-VSB remueve (o elimina) el encabezamiento MPEG de 4 bytios y el bytio de encabezamiento del lugar de datos conocidos (o el bytio de datos conocidos) del paquete de 188 bytes enviado desde el eliminador 719 de paquetes de datos principal. Después, el eliminador 720 de formato de paquetes E-VSB envía los datos procesados al procesador 721 de datos E-VSB. El procesador 721 de datos E-VSB lleva a cabo un proceso inverso del pre-procesador 301 E-VSB del sistema de transmisión, para procesar los datos enviados desde el eliminador 720 de formato de paquetes E-VSB. Subsecuentemente, el procesador 721 de datos E-VSB envía los datos de salida finales . Como se describe arriba, el transmisor de televisión digital (DTV) y el método para codificar datos en el transmisor DTV de acuerdo con la presente invención tienen las siguientes ventajas. Más específicamente, el transmisor/receptor DTV está altamente protegido contra (o es resistente a) cualquier error que pueda ocurrir cuando se transmiten datos adicionales a través de un canal, y el transmisor/receptor DTV también es altamente compatible con el sistema de VSB convencional . La presente invención también puede recibir los datos adicionales sin ningún error aun en los canales que tengan efecto de fantasma severo y ruido. Adicionalmente, insertando los datos conocidos en un área específica del área de datos y transmitiendo los datos procesados, se puede mejorar la eficiencia de recepción del receptor DTV responsable de un cambio frecuente en el canal . Finalmente, la presente invención es aun más efectiva cuando se aplica a receptores móviles y portátiles, los cuales también son responsables de un cambio frecuente en el canal y los cuales requieren protección (o resistencia) contra el ruido intenso. Será aparente para aquellas personas experimentadas en la técnica que se pueden hacer varias modificaciones y variaciones en la presente invención sin apartarse del espíritu o el ámbito de las invenciones. Por lo tanto, se pretende que la presente invención cubra las modificaciones y variaciones de esta invención siempre que estas entren en el ámbito de las reivindicaciones anexas y sus equivalentes.

Claims (22)

1. REIVINDICACIONES 1. Un transmisor de televisión digital para codificar los datos mejorados para la transmisión, el transmisor DTV, se caracteriza porque comprende: un formateador de datos para generar un paquete de datos mejorados que incluye los datos mejorados y una secuencia de datos conocidos ; un aleatorizador de datos para generar aleatoriedad en el paquete datos mejorados; un codificador de Reed-Solomon (RS) para codificar en RS el paquete de datos aleatorizado agregando los primeros datos de paridad; un intercalador de datos para intercalar el paquete de datos con codificación RS; y una unidad de codificación trellis para codificar en trellis el paquete de datos intercalados, la unidad de codificación de trellis que comprende: un codificador de modulación con codificación trellis (TCM) para generar un primer bitio de salida codificando en trellis un primer bitio de entrada y generar un segundo bitio de salida omitiendo el primer bitio de entrada; y un pre-codificador para generar un tercer bitio de salida pre-codificando un segundo bitío de entrada, en donde las memorias incluidas en el codificador TCM y el pre- codificador se inicializan cuando la secuencia de datos conocidos se introduce en la unidad de codificación trellis.
2. 2. El transmisor DTV de la reivindicación 1, caracterizado porque las memorias de codificador TCM y el pre-codificador se inicializan de tal manera que una salida de la unidad de codificación trellis tiene un patrón de datos conocidos cuando la secuencia de datos conocidos se introduce en la unidad de codificación trellis.
3. 3. El transmisor DTV de la reivindicación 1, caracterizado porque la unidad de codificación trellis comprende además : un controlador de inicialización para generar los bitios de datos de inicialización requeridos para inicializar las memorias del codificador TCM y el pre-codificador; y un multiplexor para reemplazar una porción de la secuencia de datos conocidos con los bitios de datos de inicialización, en donde una salida del multiplexor se introduce en el codificador TCM y el pre-codíficador .
4. 4. El transmisor DTV de la reivindicación 3, caracterizado porque las memorias se inicializan cuando los bitios de datos de inicialización incluidos en la secuencia de datos conocidos se procesan en el codificador TCM y el pre-codificador.
5. 5. El transmisor DTV de la reivindicación 3, caracterizado porque comprende además un procesador de compatibilidad regresiva el cual genera los segundos datos de paridad con base en el paquete de datos con codificación RS en el cual la porción de la secuencia de datos conocidos se reemplaza con los bitios de datos de inicialización para reflejar el reemplazo hecho por el multiplexor.
6. 6. El transmisor DTV de la reivindicación 5, caracterizado porque el multiplexor reemplaza además los primeros datos de paridad incluidos en el paquete de datos intercalados con los segundos datos de paridad.
7. 7. El transmisor DTV de la reivindicación 3, caracterizado porque el controlador de inicialización genera los bitios de datos de inicialización con base en los valores previos de las memorias de tal manera que los valores actuales de las memorias se fijan cada uno en cero (0) .
8. 8. El transmisor DTV de la reivindicación 3 , caracterizado porque los bitios de datos de inicialización son los bitios de datos correspondientes a dos símbolos de datos mejorados consecutivos.
9. 9. El transmisor DTV de la reivindicación 1, caracterizado porque comprende además un pre-procesador para pre-procesar los datos mejorados codificando los datos mejorados para la corrección directa de errores por (FEC) y expandir los datos mejorados con codificación FEC.
10. 10. El transmisor de datos de la reivindicación 1, caracterizado porque comprende además un multiplexor para multiplexar el paquete de datos con codificación trellis con señales de sincronización de campo y segmento.
11. 11. El transmisor DTV de la reivindicación 1, caracterizado porque comprende además: un insertador piloto para insertar las señales piloto en una salida del multiplexor; un modulador para convertir los datos que tienen las señales piloto en una señal de frecuencia intermedia (IF) y un convertidor de radio frecuencia (RF) para convertir la señal IF en una señal RF para su transmisión.
12. 12. Un método para codificar los datos mejorados para la transmisión en un transmisor de televisión digital (DTV) , el método, se caracteriza porque comprende: generar un paquete de datos mejorado que incluye los datos mejorados y una secuencia de datos conocidos; aleatorizar el paquete de datos conocidos; codificar en Reed-Solomon (RS) el paquete de datos aleatorizado agregando los primeros datos de paridad; intercalar el paquete de datos con codificación RS; y codificar en trellis el paquete de datos intercalados usando una unidad de codificación trellis los cuales incluyen un codificador de modulación con codificación trellis (TCM) y un pre-codificador, en donde codificar el paquete de datos intercalado comprende: generar un bitio primer bitio de salida codificando en trellis un primer bitio de entrada y generando un segundo bitio de salida omitiendo el primer bitio de entrada en el codificador TCM; generar un tercer bitio de salida pre-codificando un segundo bitio de entrada en el pre-codificador; e inicializar las memorias incluidas en el codificador TCM y el pre-codificador cuando la secuencia de datos conocidos se introducen en la unidad de codificación trellis.
13. 13. El método de la reivindicación 12, caracterizado porque las memorias del codificador TCM y el pre-codificador se inicializan de tal manera que una salida de la unidad codificación trellis tiene un patrón de datos conocido cuando la secuencia de datos conocidos se introduce en la unidad de codificación trellis.
14. 14. El método de la reivindicación 12, caracterizado porque inicializar las memorias incluidas en el TCM y el pre-codificador comprende : generar los bitios de datos de inicialización requeridos para inicializar las memorias del codificador TCM y el pre-codificador; reemplazar una porción de la secuencia de datos conocidos con los bitios de datos de inicialización; e introducir la secuencia de datos que incluye los bitios de datos de inicialización en el codificador TCM y el pre-codificador.
15. 15. El método de la reivindicación 14, caracterizado porque las memorias se inicializan cuando los bitios de datos de inicialización incluidos en la secuencia de datos conocidos se procesan en el codificador TCM y el pre-codificador.
16. 16. El método de la reivindicación 14, caracterizado porque codificar en trellis el paquete de datos intercalado comprende además generar los segundos datos de paridad con base en el paquete de datos con codificación RS en el cual la porción de la secuencia de datos conocidos se reemplaza con los bitios de datos de inicialización.
17. 17. El método de la reivindicación 16, caracterizado porque codificar en trellis el paquete de datos intercalado comprende reemplazar los primeros datos de paridad incluidos en el paquete de datos intercalados con los segundos datos de paridad.
18. 18. El método de la reivindicación 14, caracterizado porque los bitios de datos de inicialización se generan con base en los valores previos de las memorias de tal manera que los valores actuales de las memorias se fijan cada uno en cero (0) .
19. 19. El método de la reivindicación 14, caracterizado porque los bitios de datos de inicialización son los bitios de datos correspondientes a dos símbolos de datos mejorados consecutivos .
20. 20. El método de la reivindicación 12, caracterizado porque comprende pre-procesar los datos mejorados codificando los datos mejorados para la corrección directa de errores (FEC) y expandir los datos mejorados con codificación FEC.
21. 21. El método de la reivindicación 12, caracterizado porque comprende además multiplexar el paquete de datos con codificación trellis y las señales de sincronización del segmento.
22. 22. El método de la reivindicación 21, caracterizado porque comprende además : insertar señales piloto en el paquete de datos con codificación trellis; convertir el paquete de datos con codificación trellis que tiene las señales piloto en una señal de frecuencia intermedia (IF) ; y convertir la señal IF en una señal de frecuencia de radio (RF) para la transmisión.