MXPA02004198A - Monitor de protocolos multiples. - Google Patents

Abstract

La informacion de trafico a traves de un enlace de red (46) que porta primeras y segundas senales de informacion diferentes se verifica por los circuitos de verificacion de trafico (34) y una plataforma de servidor (30) que incluye circuitos procesadores (86, 88, 92, 96, 98) que operan cooperativamente con los circuitos de verificacion (34). Las primeras y segundas senales de informacion, cada una tiene una pluralidad de capas de informacion y una pluralidad de paquetes. Las pluralidades de paquetes de las primeras y segundas senales se segmentan cada una en primeras y segundas pluralidades de celdas de informacion y las primeras y segundas pluralidades de celdas de informacion se intercalan en e l trafico de informacion. Un interceptor (40) acoplado a l enlace de red (46) intercepta una porcion de la primera y segunda pluralidades intercaladas de celdas de informacion, y separa una capa de informacion de las porciones interceptadas para proporcionar senales de informacion restantes. Los paquetes intercalados interceptados de por lo menos una de las primeras y segundas pluralidades de paquetes de informacion se reensamblan y analizan por un procesador (88) de la plataforma de servidor (30).

Description

MONITOR DE PROTOCOLOS MÚLTIPLES Esta invención está relacionada con la verificación de enlaces ópticos y, en particular, con la verificación de tráfico en una red óptica de comunicaciones verificando un enlace óptico de la red de comunicaciones.

ANTECEDENTES DE LA INVENCIÓN En la técnica anterior, se verifican de manera pasiva los diferentes protocolos de flujo de tráfico de información en ambos extremos de un enlace portador de información en un sistema de comunicaciones como una red óptica de comunicaciones sincronizadas (SONET). Las técnicas de la técnica anterior para verificar los paquetes por modos de información que contienen celdas incluyen capturar los paquetes de un enlace óptico a medida que los paquetes están siendo transmitidos de un punto en la red al otro a través del enlace. Estos dispositivos de verificación de enlace de la técnica anterior son capaces de capturar paquetes transmitidos en un enlace hasta que la memoria disponible esté llena. Usualmente, cuando se captura un paquete, se estampa con tiempo. Una excepción es un método de transmisión en donde las celdas del paquete se segmentan en un extremo del enlace óptico antes de su transmisión y reensamble en el otro extremo. Aquí, cada celda de los paquetes de datos se estampa con tiempo por medio del dispositivo de verificación de enlace y se mantiene una lista enlazada del orden de las celdas capturadas para poder permitir la operación de reensamble. Los dispositivos de verificación de enlace pueden incluir tarjetas ópticas para realizar dichas operaciones como la captura real de paquetes de información y las diferentes conversiones requeridas para que una computadora anfitrión realice el análisis sobre los paquetes capturados. El análisis realizado por los dispositivos de verificación de enlace incluye procedimientos como un análisis estadístico. Dentro de los dispositivos de verificación de enlace de este tipo, el anfitrión suministra bloques de memoria a las tarjetas ópticas para contener la información interceptada. Otro tipo de análisis realizado por la computadora anfitrión en paquetes recibidos de la tarjeta óptica es el análisis de calidad. Cuando el análisis de calidad se realiza, una corriente de tráfico a través de un enlace óptico se verifica en lugares múltiples en toda la red y los resultados se comparan. La corrupción de paquetes y la pérdida de paquetes podrían determinarse utilizando la comparación. Usualmente, la comparación requiere comunicación entre diferentes dispositivos de verificación de enlace. El análisis de calidad puede realizarse paralelo con el flujo normal de información a través del enlace óptico verificado. Además, se puede realizar sin tener ningún impacto sobre el flujo de información normal. Los flujos de tráfico de línea de base a través de las diferentes partes de la red óptica también se determinan utilizando los dispositivos de verificación de enlace conocidos. Los flujos de tráfico actuales entonces se comparan con las líneas de base determinadas para poder averiguar el estado actual de la red. La ruta del flujo de tráfico de red podía entonces ajustarse de acuerdo con el estado actual de la red. Adicionalmente, se desarrollan archivos de datos de flujos de tráfico y se utiliza para determinar el comportamiento de red y determinar y pronosticar las tendencias de flujo de tráfico dentro de la red. Los datos de trayectoria de tráfico y la frecuencia de los cambios de trayectoria de ruta, o la conectividad de la red, también se estudian.

COMPENDIO DE LA INVENCIÓN Se enseña un método para verificar el tráfico de información a través de un enlace de tráfico que transmite primeras y segundas señales de información diferentes cada una teniendo una pluralidad de capas de información y primeras y segundas pluralidades de paquetes de información en un sistema de verificación que tiene circuitos de verificación incluyendo circuitos de procesador y un servidor que opera cooperativamente con el circuito de verificación.

El método incluye segmentar los paquetes de información de la primera y segunda pluralidad de paquetes de información en celdas de información para proporcionar primeras y segundas pluralidades correspondientes de celdas de información e intercalar las celdas de información de la primera y segunda pluralidad de celdas de información entre sí para proporcionar primeras y segundas celdas de información intercaladas. También se muestra la intercepción de una porción de las primeras y segundas celdas intercaladas para proporcionar celdas de información intercaladas interceptadas utilizando un interceptor acoplado al enlace de tráfico y separando una capa de información de las celdas de información intercaladas interceptadas por el circuito de verificación para proporcionar una señal de información restante incluyendo porciones de las celdas de información intercaladas interceptadas. Los paquetes de información intercalados interceptados de por lo menos una de la primera y segunda pluralidades de paquetes de información dentro de la señal de información restante se reensambla para proporcionar una pluralidad de paquetes de información reensamblados por el circuito procesador. Un Análisis se realiza en la pluralidad de paquetes de información reensamblados por el servidor.

BREVE DESCRIPCIÓN DE LAS FIGURAS La Figura 1 muestra un diagrama de despliegue del sistema de verificación de enlace óptico de protocolos múltiples de la presente invención; La Figura 2 muestra una representación de diagrama de bloque de un sistema de verificación de tráfico adecuado para utilizarse dentro del sistema de verificación de enlace óptico de protocolos múltiples de la Figura 1; La Figura 3 muestra una representación de diagrama de bloque de una modalidad alternativa del sistema de verificación de tráfico de la Figura 2; y La Figura 4 muestra una representación más detallada del interceptor óptico del sistema de verificación de enlace óptico de protocolos múltiples de la Figura 1.

DESCRIPCIÓN DETALLADA DE LA INVENCIÓN Haciendo referencia ahora a la Figura 1, se muestra un diagrama de despliegue de un sistema de verificación de protocolos múltiples 10 de la presente invención. El sistema de verificación de protocolos múltiples 10 incluye un enlace óptico de red portador de información 46, que es un enlace óptico de una red óptica convencional. El enlace de red de la Red Óptica Sincronizada (SONET) bien conocido es tan sólo un ejemplo de un tipo de enlace óptico sincronizado al cual se puede ventajosamente aplicar la presente invención, ya que la presente invención puede practicarse con enlaces ópticos de cualquier red de datos ópticos. El sistema de verificación de protocolos múltiples 10 también incluye un sistema procesador de monitor 32 y un interceptor óptico 40. Dentro del sistema de monitor de protocolos múltiples 10, un interceptor óptico 40 puede interceptar una porción del tráfico de información que se porta en un enlace óptico seleccionado, como en el enlace de red 46. El interceptor óptico 40 automatiza la tarea de selección de fibra/canal e intercepta la información de tráfico del enlace de red seleccionado 46 por medio de enlaces ópticos dúplex 44a, b. Mientras que el interceptor óptico 40 intercepta todos los paquetes de datos de la energía transmitida a través del enlace óptico de red 46, el sistema de la presente invención selecciona sólo porciones del tráfico de enlace total para el procesamiento. El tráfico de datos del enlace óptico de red 46 que se intercepta por el interceptor óptico 40 se aplica por medio de un enlace óptico dúplex 36 para verificar el sistema procesador 32. La energía de luz interceptada aplicada por medio del enlace óptico dúplex 36 de esta manera puede ser de 10 a 50% de la energía de luz total del enlace óptico de red 46. El sistema procesador de monitor 32 reúne y analiza los datos de tráfico interceptados del interceptor óptico 40. Adicionalmente, el sistema 32 proporciona informes sobre los resultados de la verificación del enlace óptico de red 46 como se realiza por el sistema de verificación de protocolos múltiples 10. Los informes sobre las operaciones de verificación del sistema 10 pueden aplicarse por medio de la línea de comunicación 20 al reunido de datos y bloque de informe 14 para comunicarse a los sistemas externos a'l sistema 10. Los resultados de la verificación del enlace óptico de red 46 proporcionan muchas funciones útiles. Una de las funciones útiles que pueden proporcionarse, es una función de seguridad de red.

Para poder realizar la nueva función de seguridad, el sistema procesador de monitor 32 puede programarse en una manera convencional para detectar intrusiones dentro de la red del enlace óptico 46 en base a la información interceptada aplicada al mismo. Otra función importante que puede realizarse como resultado de la verificación realizada por el sistema de verificación 10 es determinar que paquetes del enlace interceptado se perdieron o alteraron durante la transmisión. Una función muy importante que también puede realizarse utilizando los resultados de la verificación por el sistema de verificación de protocolos múltiples 10 es ingeniería de tráfico. El sistema procesador de monitor 32 puede determinar, por ejemplo, cuanto tráfico se transmite a través del enlace del cual la información aplicada al sistema procesador de monitor 32 se intercepta. Además, cuando se hace determinación de esta naturaleza, el análisis y la información almacenada realizados por el sistema procesador de monitor 32 pueden utilizarse para determinar si existen uno u otros métodos de manejo de tráfico que pudieran ser más efectivos que los métodos actualmente utilizados. Esta información puede utilizarse para mejorar la administración de la red y las operaciones de la red. Haciendo referencia ahora a la Figura 2, se muestra una representación más detallada del sistema procesador de monitor 32 dentro de un sistema de verificación de protocolos múltiples 10. El sistema procesador de monitor 32 incluye una plataforma de servidor 30 y un circuito de verificación de tráfico 34. La plataforma de servidor 30 puede ser una computadora de escritorio convencional proporcionada con una unidad de procesamiento central 8, una memoria 95 y una unidad de disco 98 en una manera convencional. Un conjunto de circuito integrado de barra colectora 92 y una unidad de disco duro 98 también se proporcionan dentro de la plataforma de servidor 30. Una barra colectora convencional 86 se proporciona para acoplar la unidad de disco duro 98 al conjunto de circuito integrado de barra colectora 92 dentro de la plataforma del servidor 30. Las señales ópticas recibidas del interceptor óptico 40 por medio de enlaces ópticos 36a, b se aplican a convertidores óptico a eléctrico 64a, b de los circuitos de verificación de tráfico 34. Los convertidores óptico a eléctrico 64a, b realizan la conversión óptica a eléctrica tanto de las señales de recepción como de transmisión del sistema procesador de monitor 32. Adicionalmente, encuadradores dentro de las tarjetas 64a, b pueden manejar el tráfico elevado convencional del enlace de red óptico 46 al igual que la desencapsulado y encapsulado de las cargas útiles del enlace de red 46. Los circuitos que realizan estas funciones pueden obtenerse en subsistemas comercialmente disponibles como el subsistema UTOPIA-3. Las tarjetas 64a, b se acoplan a los arreglos de puerta programables de campo 70a-b. Los arreglos de puerta programables 70a-b son del tipo bien conocido de arreglos de puerta e incluyen un gran número de bloque lógicos que se pueden configurar. Los bloques lógicos que se pueden configurar o los arreglos de puerta programables de campo 70a-b pueden configurarse y conectarse para proporcionar circuitos que realizan funciones como por ejemplo contadores, multiplexores, FUFOs y mezcladores de bytes, etc. Los archivos que pueden configurar y reconfigurar los arreglos de puerta 70a, b pueden descargarse repetidamente a los circuitos de verificación de tráfico 34 bajo el control de la plataforma del servidor 30. La habilidad de repetidamente configurar los arreglos de puerta 70a, b permite que el circuito de verificación de tráfico 34 realice muchas aplicaciones diferentes. Acoplada a los arreglos de puerta 70a-b se encuentra una RAM estática sincronía 84 (SSRAM). Entre las funciones de la SSRAM 84 están almacenados paquetes de información y celdas interceptadas por el enlace óptico 40 y aplicados al circuito de verificación de tráfico 34. Adicionalmente, la SSRAM 84 puede almacenar un estado de reensamble durante el reensamble de un paquete de datos por el circuito de verificación de tráfico 34. En una interfaz de puerto de gráficos acelerada 80, también dentro del circuito de verificación de tráfico 34, se encuentra una barra colectora de punto a punto que proporciona una interfaz muy rápida entre el circuito de verificación de tráfico 34 y una plataforma de servidor 30. La interfaz de puerto de gráficos acelerada 80 incluye una barra colectora PCl convencional como su arquitectura de base e incrementa el rendimiento de la interfaz cronometrando la arquitectura PCl a velocidades más altas. También proporciona líneas de dirección adicionales para poder realizar transacciones de barra colectora. Un modo de transmisión bien conocido adecuado para realizar transmisiones a través de redes como un enlace de red 46 es el modo de transferencia asincrono (ATM). Los usuarios pueden tener paquetes que varían de 28 a 65, 522 bytes. Sin embargo, en un método de ATM comúnmente utilizado, las celdas son de 53 bytes de largo con sólo 48 bytes estando disponibles para los datos de usuario. Ya que la información de usuario de este modo es demasiado larga para su transmisión como todo un paquete, la información de usuario se divide para ajustarse dentro de las celdas ATM antes de su transmisión. Una ventaja de este modo es que un enlace de transmisión que porta la información ATM puede completamente llenarse con celdas. Cuando se transmiten utilizando el ATM, cada celda se proporciona con un encabezado y se enruta a través de la red de acuerdo con su encabezado. Esto permite que el paquete sea determinado y tratado como un paquete completo para analizarse dentro de un sistema de verificación de protocolos múltiples 10. Este proceso puede realizarse por medio de la gama de puerta programable de campo FPGA's 70a, b dentro del circuito de verificación de tráfico 34. Otras operaciones relacionadas con el procesamiento de celdas ATM que pueden realizarse por los FPGA's 70a, b incluyen, pero no se limitan a, selección y estampado de tiempo de celdas de información. Otro modo de transmisión bien conocido adecuado para transmitirse a través de redes como el enlace de red 46 es el modo de Sobre Paquete SONET (POS), en donde los bytes de un paquete se envían todos en el enlace. De este modo, no existe la necesidad de mantener más de un estado de reensamble por el sistema procesador de monitor 32. Esto libera la memoria en la tarjeta para otros usos. El POS no incluye un campo de longitud como parte del encabezado de protocolo de punto a punto (PPP). De este modo, podría ser útil proporcionar dicho campo de longitud al principio del paquete. AI hacer esto, es posible que un anfitrión 30 salte al siguiente paquete en un esquema de memoria intermedia de longitud variable empacado. Cuando se coloca la longitud al principio, puede ser necesario que el circuito 34 coloque en memoria intermedia hasta dos paquetes en su propia memoria antes de copiarlos al servidor 32. El SSRAM 84 puede utilizarse para este propósito. El circuito de verificación 34 puede recibir la información intercalada interceptada y separar la capa de información SONET de la misma. El CPU 88 dentro del circuito 34 puede reensamblar la información seleccionando los paquetes intercalados correspondientes a una señal de información seleccionada de sus diferentes ubicaciones dentro de la señal interceptada de acuerdo con la información en los encabezados. El análisis puede realizarse en la señal de información reensamblada por medio del anfitrión 30.

Haciendo referencia una vez más al modo ATM, el circuito de verificación 34 puede proporcionarse con un puntero a un área de la memoria anfitrión que pueda contener muchas celdas a la vez, llamado bloque. El circuito de verificación 34 puede tener aproximadamente dos de dichos punteros. Al tener dos de dichos punteros, se permite que el circuito de verificación 34 tengan lugar para colocar datos adicionales después de que un bloque se ha llenado y antes de que el anfitrión 30 tenga la oportunidad de proporcionar al circuito 34 con otro puntero en la memoria anfitrión. Al hacer estos bloques más grandes, se permite más latencia de interrupción de CPU anfitrión. En el modo POS, al igual que en el modo ATM, el circuito 34 puede tener dos punteros para los bloques de muchos paquetes a la vez, y cada puntero puede tener una longitud medida en palabras de 64 bits o 128 bits. Como se utiliza el sistema para capturar paquetes completos, el sistema captura todos los bytes de cada paquete en el enlace hasta que ya no tiene más almacenamiento. Cuando se realiza un rastreo parcial, sólo se capturan ciertas celdas o bytes en un enlace. Estos incluyen, en un modo de ATM, una combinación de primeras, segundas, terceras, otras que no sean las últimas, y las últimas celdas. Para el modo POS, el rastreo parcial significaría indicar cuantos bytes al principio del paquete podrán ser capturados, y cuantos al final. La generación de tráfico dentro del sistema de la presente invención puede ser simple y corta o puede ser larga y compleja. Los rastreos complejos pueden requerir que todos los bytes que salen del anfitrión 30 estén completamente especificados, como sería el caso para la reproducción de un rastreo largo. Los rastreos simples pueden ser el contenido dá un solo VC. El circuito de verificación de modo ATM 34 es responsable por archivar en el campo HEC del encabezado ATM y mezclar la carga útil ATM. El circuito de verificación 34 también envía celdas desocupadas cuando buscan bloques de celdas del anfitrión 30. El anfitrión 3(3 proporciona los circuitos de verificación 34 con una sola corriente de celdas con todos los paquetes ya segmentados en celdas utilizando cualquier AAL intercableado con otras celdas de trayectoria virtual/canal virtual (VP/VC) exactamente como el anfitrión espera que las celdas aparezcan en el enlace 46. El anfitrión 30 no proporciona estampado de tiempo. Ya que los enlaces ATM siempre se llenan por completo con celdas, el anfitrión 30 deberá insertar celdas desocupadas donde espera que el enlace esté transmitiendo datos de usuario sin significado. Las cuentas repetidas pueden proporcionarse por el anfitrión por celda para permitir grandes números de celdas desocupadas a ser especificadas. Cuando una secuencia de celdas deberá ser enviada varias veces por el circuito de verificación 34, el anfitrión 30 puede asegurar que el bloque que las contiene por lo menos es tan grandes como los bloques utilizados durante la recepción por razones de latencia de anfitrión. Pero el anfitrión 30 es libre de proporcionar el mismo bloque al circuito de verificación 34 cuantas veces quiera ya que el circuito de verificación 34 no altera el bloque durante la lectura. Las herramientas de preprocesamiento fuera de línea basadas en anfitrión pueden describirse para convertir un archivo de rastreo de las celdas de encabezado de paquete, o todas las celdas, incluyendo estampados de tiempo, en un formato adecuado. El circuito de verificación de modo POS 34 responsable para rellenar las ocurrencias del bite del indicador reservado (Ox7E) en datos proporcionados por el anfitrión 30 con su reemplazo de 2 bytes (Ox7D Ox5E). El circuito de verificación 34 también es responsable de transmitir los bytes de señalización cuando requiere bloques de paquetes del anfitrión 30. A diferencia del modo ATM, todos los bytes de cada paquete se almacena contiguamente en una memoria anfitrión, de modo que no existe el caso de revolver las piezas de un paquete con las piezas de otro. El anfitrión 30 proporciona todos los bytes del paquete, incluyendo encabezados PPP, posteriores y las revisiones de redundancia cíclicas, CRC16/CRC32, como se apropiaron. Esto permite que el anfitrión 30 falsifique los errores en cualquiera de esos campos al igual que en campos con capas más altas como sumas de revisión de protocolo de Internet (IP) y Protocolos de Control de Transmisión (TCO's). Ya que los paquetes tienen una longitud variable, y ya que los paquetes se almacenan en la memoria anfitrión inmediatamente después uno del otro, cada paquete es precedido por un campo de longitud de 4 bytes para permitir que los circuitos de verificación 34 sepan cuando comenzar y cuando terminar el encuadrado. El anfitrión 30 no proporciona un estampado de tiempo a la tarjeta por paquete. Para poder demorar el inicio del siguiente A' |r paquete por más de los bytes dé indicador sencillo obligatorios, el anfitrión 30 añade un campo de 32 bits al final de cada paquete el cual indica a la tarjeta cuantos bytes de indicador debe añadir. Un cero en este campo significa añadir un indicador y un medio añade dos indicadores, etc. Las herramientas de pre-procesamiento fuera de línea basadas en anfitrión se escribirán para convertir un archivo de rastreo de los encabezados de paquete, o los paquetes completos, incluyendo estampados de tiempo, en el formato descrito anteriormente como se adecuado para su consumo por la tarjeta. El software de aplicación del anfitrión 30 puede ser responsable de procesar los bloques de paquetes recibidos por los circuitos de verificación 34 una vez que notifica al anfitrión 30 de que un bloque está lleno. La aplicación puede escoger mantener uno délos bloques hasta que la memoria esté llena y enseguida guardar los bloques en un disco. Pero la aplicación puede también escoger leer las porciones de los paquetes de la memoria anfitrión enseguida y calcular varias estadísticas con los mismos. Después de esto, los paquetes mismos pueden probablemente descartarse. Este es el modo en el cual un ISP puede correr un circuito de verificación 34 para obtener estadísticas para el tráfico que fluye por sus enlaces, los cuales los enrutadores son actualmente incapaces de reunir. Todas las aplicaciones escritas para comunicarse con la unidad del dispositivo de los circuitos de verificación 34 pueden operar por igual a partir de rastreos almacenados en disco o provenientes de un enlace en tiempo real. Debido a que la unidad del dispositivo permite -* i. que otra aplicación escriba en sü conjunto de bloques de memoria intermedia. La única limitante es que la aplicación que procesa los paquetes deberá hacerlo a la misma velocidad sostenida que el enlace mismo; de otra manera los bloques de memoria anfitriones utilizados para cubrir la explosión de velocidad finalmente se terminan y la tarjeta deja caer paquetes. Los Cuadros 1, 2 y 3 establecen velocidades de paquetes en tiempo real en un enlace PPP. Las velocidades son velocidades de paquetes sostenidas, suponiendo una distribución de tamaño de paquete variable para enlaces total y parcialmente llenos.

CUADRO I Lleno CUADRO II Lleno (a partir de datos empíricos de producción) CUADRO III Medio-Lleno (a partir de datos empíricos de Producción) Cualquier sistema que realiza una verificación de flujo en tiempo real debe de ser capaz de procesar los paquetes a las velocidades antes mostradas. Dependiendo de las estadísticas, el usuario podrá desear reunirías para que sea válido descartar M fuera de los paquetes N (es decir, decimar los datos). Los Cuadros IV y V establecen velocidades de paquete en tiempo real en un enlace ATM suponiendo que persiste la misma distribución de tamaños de paquete, comparando en los siguientes cuadros, TCP/IP sobre ATM.

CUADRO IV Lleno CUADRO V Lleno (a partir de datos empíricos de producción) De este modo, las corrientes de tráfico para un solo flujo como se puede ver en los sitios múltiples, pueden compararse. Si los estampados de tiempo pueden sincronizarse en los circuitos de verificación 34 de los diferentes sistemas 10, entonces se puede calcular la latencia a través de la res. Al comparar el contenido de los paquetes se muestra la corrupción. La comparación de las sumas de revisión o los CRC's de paquete muestra la pérdida el reordenamiento. Generalmente, la calidad de las mediciones de servicio requiere que los circuitos 34 se comuniquen con un servidor coordinado, que define los flujos de interés y realiza la correlación. La calidad del servicio puede probablemente realizarse en paralelo con y sin causar un impacto, en la verificación de flujo de tiempo real. Sin más de uno de los sistemas 10 se despliega dentro de una red, como sería el caso de los sistemas de producción, teniendo personal tiene que comunicarse con muchos monitores geográficamente separados. Esto requiere un modelo de despliegue de máquinas múltiples. El cliente/servidor se utiliza como una configuración para cumplir con este requerimiento. La generación de tráfico y la captura de rastreos a las velocidades de red requieren el uso de una barra colectora de puerto de gráficos acelerada (AGP) que es la barra colectora que mejor cumple con los requerimientos de amplitud de banda para las velocidades y la arquitectura de servidor previamente especificadas durante la reproducción y grabado de rastreos llenos largos. Cuando se realizan rastreos llenos no existe ningún disco que pueda mantener el paso, debido a la barra colectora de la Computadora Personal (PC). Por lo tanto, no se requiere que el sistema 10 soporte rastreos llenos continuos de o hacia el disco. En general, el reensamble realizado en dicha evaluación puede ser ya sea un reensamble parcial ó un reensamble total. En un reensamble parcial, la tarjeta recuerda solamente la cuenta del número de llamadas que ha visto. No cambia el orden de la información intercalada. En un reensamble total, la computadora debe recordar donde se colocó la celda previa y la memoria anfitrión para poder determinar donde colocar la siguiente, tanto en el reensamble parcial como en reensamble total, los encabezados ATM de las celdas se aplican en la plataforma de servidor 30 junto con las celdas de información. En una modalidad preferida de la invención, un reensamble total de las celdas de información interceptadas un enlace de red 46 se realiza dentro del sistema de verificación de protocolos múltiples 10. Para poder realizar el reensamble, una lista enlazada de las celdas almacenadas del paquete de información se determina después de que las celdas se copian en la memoria 96. La determinación de la lista enlazada de las celdas almacenadas se realiza por medio de circuitos de verificación de tráfico 34. El software de aplicación proporcionado dentro del firmware de aplicación 74a, b de los FPGA's 70a, b se utiliza para hacer la determinación de la lista. Cuando el firmware de aplicación 74a, b determina que la lista enlazada también debe separar los encabezados ATM de las celdas de información antes de que pueda tratar la información como paquete en lugar de celdas. Antes de aplicar las celdas de información en la memoria 96 de la plataforma de servidor 30, los FPGA's 70a, b de los circuitos de verificación de tráfico 34 debe separar una capa de enlace de red de información de la señal interceptada recibida de los convertidores óptico a eléctrico 64a, b. La carta enlace de red puede incluir información como los estándares aceptados para transmitir señales en el enlace de red 46, como los unos y los ceros de una transmisión dentro de un enlace de red 46 representados, la descripción de las diferentes capas de información transmitida en las mismas, y el porcentaje de la capacidad del enlace de red óptico 46 que se utiliza para la información general. Los circuitos de verificación de tráfico 34 se muestran acoplados a la plataforma de servidor 30 en la representación de una modalidad preferida proporcionada para propósitos ilustrativos solamente. Aquellos expertos en la técnica entenderán que los circuitos de verificación de tráfico 34 pueden acoplarse a otros dispositivos cuando se practica la presente invención. Por ejemplo, los circuitos de verificación e tráfico 34 pueden acoplarse a un enrutador localizado dentro del enlace de red 46. Sin embargo, se considera que el uso de una computadora como la computadora proporcionada dentro del sistema procesador monitor 32 que actúa en cooperación con los circuitos de verificación de tráfico 34 proporciona resultados mejorados. La barra colectora AGP 80 es una barra colectora de punto a punto para computadoras basadas en Intel. El propósito del AGP es proporcionar una interfaz muy rápida entre un dispositivo de gráficos y la memoria anfitrión. El AGP utiliza el PCl como su arquitectura base e incrementa el rendimiento mediante un cronometraje más rápido y líneas de dirección adicionales a las operaciones de la barra colectora de línea de tubería. Como lo dice su nombre, acelera los gráficos facilitando la transferencia rápida de bloques de memoria como los mapas de textura y listas de vértices a una tarjeta de gráficos. El uso del AGP para adquisición de datos no significa que el anfitrión 30 no pueda tener un despliegue. Las tarjetas gráficas PCl más lentas pueden aún utilizarse para proporcionar funciones de exhibición de consola de servidor. El AGP es la interfaz más rápida disponible para la PC. El Cuadro VI muestra varios valores de velocidades de interfaz eri donde'los valores (hacen referencia a la velocidad después de que de remueve el SONET general.

CUADRO VI Velocidad de Interfaz La SSRAM 84 es más rápida que la RAM asincrona y es estática para poder evitar la necesidad de un circuito de renovación con este reducido a la cantidad de circuitos a bordo. Se puede utilizar para almacenar paquetes y celdas y para mantener estados de reensamble ATM. Además de la SSRAM 84 en las Figuras 2 y 3, una memoria que puede dirigirse de contenido puede proporcionarse a la interfaz de la barra colectora PCl. El PGA 70a, b es un circuito integrado que contiene muchos bloques lógicos que se pueden configurar. Estos bloques pueden conectarse y configurarse para realizar funciones como contadores, multiplexores, FIFO's y mezcladores de fallas. Al descargar un archivo binario que configura el dispositivo, los CLB's y las interconexiones pueden hacerse varias veces bajo el control del anfitrión 30. Esto permite la alteración del firmware para cumplir con las necesidades específicas de la aplicación, en cualquier momento. El FPGA 70a, b se utiliza en este diseño para realizar el interfazado entre las tarjetas UTOPIA-3 y la barra colectora AGP y para implementar funciones que no pueden hacerse en software anfitrión por razones de funcionamiento. Haciendo referencia ahora a la Figura 3, se muestra una modalidad alternativa del sistema o procesador de monitor 32 dentro del sistema de verificación de protocolos múltiples 10. En la modalidad alternativa mostrada en la Figura 3, las señales ópticas del enlace óptico 36 son recibidas por un convertidor serial a paralelo 66 previamente descrito. Sin embargo, en la modalidad alternativa, el convertidor serial a paralelo 66 puede acoplarse a un convertidor separado opcional 66. El convertidor separado opcional 66 puede incluir convertidores serial/paralelo separados y dispositivos multiplexores/desmultiplexores para procesar las señales recibidas. El encuadrador de enlace 68 recibe la salida del convertidor separado opcional 66. El encuadrador de la información del enlace de red interceptado 46 permite distinguir dichas señales como señales de datos de usuario y señales generales de enlace. La gama de puerta 70 se acopla al convertidor 66 y puede operar substancialmente como se describió previamente. La barra colectora PCl 83 convencional proporciona una interfaz entre la plataforma de ii i1 servidor 30 y los circuitos de verificación de tráfico 34. Haciendo referencia ahora a la Figura 4, se muestra una representación más detallada del interceptor óptico 40 del sistema de verificación de protocolos múltiples 10. El interceptor óptico 40 recibe señales ópticas del enlace de red 46 por medio de los enlaces ópticos dúplex 44. Las señales ópticas recibidas son aplicadas por enlaces ópticos 44 a divisores ópticos dúplex 102a-d. Cada divisor óptico 102a-d comprende un enlace óptico individual adaptado para recibir y transmitir dos tipos de multitudes de onda ópticas. De este modo, el interceptor óptico 40 es adecuado para interceptar cuatro enlaces ópticos y un total de ocho longitudes de onda del enlace de red 46. Aquellos expertos en la técnica entenderán que los detalles del interceptor óptico 40 se muestran para propósitos ilustrativos solamente y que los interceptores ópticos que tienen cualquier enlace o capacidad de longitud de onda pueden utilizarse para interceptar luz dentro del sistema de verificación de protocolos múltiples 10. Además, se deberá entender por aquellos expertos en la técnica que cualquiera de las diferentes barras colectoras del sistema 10 puede ser bidireccional para poder permitir que el sistema 10 transmita señales en el enlace 46 al igual que interceptar señales del enlace 46. Dichas operaciones de transmisión/recepción duales pueden realizarse simultáneamente o una a la vez como dependiendo de la arquitectura del sistema 10. Por ejemplo, se pueden realizar operaciones de rastreo y reproducción Cuando se realizan estas operaciones, también es preferible pasar el enlace 46 a través del anfitrión 30 o proporcionar un divisor en cada una de las trayectorias unidireccionales del enlace 46 en donde cada divisor puede ramificar una señal y aplicarla al servidor individual. Las señales proporcionadas por los divisores ópticos 102a-d dentro del interceptor óptico 40 se aplican al selector de fibras 106. El selector de fibras 106 selecciona uno de los cuatro enlaces aplicados al mismo por medio de divisores ópticos 102a-d. La selección de un enlace por un selector de fibra 106 puede realizarse bajo el control del servidor terminal 42 por medio de la línea de control 38 dentro del sistema de verificación de protocolos múltiples 10. El servidor de terminal 42 se comunica con el sistema procesador de monitor 32 por medio de la barra colectora de comunicación 28. Mientras que el control del interceptor óptico 40 por medio del servidor terminal 42 se muestra para propósitos ilustrativos, aquellos expertos en la técnica apreciarán que cualquier método de selección de fibra o ninguna selección de fibra en su totalidad puede utilizarse dentro del sistema de verificación 10. Por ejemplo, el control de selección de fibra puede realizarse por la plataforma del servidor 30. Sin embargo, se considera que el control de la selección de fibra por el servidor de terminal 42 se prefiere sobre el control por la plataforma del servidor 30 para poder aplicar la energía de procesamiento de la plataforma de servidor 30 más en su totalidad a las operaciones de la información de red interceptadas del procesamiento.

Aunque muchas modalidades de la presente invención son posibles, se prefieren ciertas modalidades. Al describir las modalidades preferidas, es útil realizar un Análisis de Caso de Uso para aclarar las funciones del sistema. Esto puede entonces ser seguido por un conjunto de Requerimientos que pueden utilizarse para justificar un diseño. El Análisis de Caso de Uso, también llamado Análisis de Escenario, es una técnica para muchos de los objetos principales orientados a metodologías de diseño. Un Análisis de Caso de Uso documenta la interacción entre los usuarios y un sistema para descubrir las capacidades que debe tener un sistema. El uso principal del presente sistema es capturar paquetes de los enlaces detectados. Estampados de tiempo pueden fijarse al inicio de cada paquete, o para un modo ATM a cada celda. También en el modo ATM cada encabezado de celda ATM puede copiarse a un anfitrión como el anfitrión 30. Este permite estadísticas de nivel ATM en el anfitrión, como cuanto tráfico no IP fue enviado por los VP's y permite que el anfitrión 30 realice un reensamble de segundo nivel si ha requerido que el circuito 34 le proporcione más de una celda por paquete. En una modalidad, el circuito de verificación 34 sólo realiza un reensamble parcial. El circuito 34 copia todas las celdas para un paquete al anfitrión para las celdas un paquete puede no ser contiguas en una memoria anfitrión. Una lista enlazada de celdas para el paquete puede por lo tanto crearse por el software de aplicación de anfitrión después de que las celdas han sido copiadas a la memoria anfitrión como se describió previamente. Esto se hace cuando el motor de reensamble debe mantener el estado de cualquier VP-VC. Existen 256 millones de combinaciones VP-VC posibles para el direccionamiento en la parte VP de un canal ATM (direccionamiento NNI). Los bits VP-VC pueden seleccionarse como una dirección dentro de la SSRAM 84 en donde se mantienen el estado del VP-VC. Ya que la memoria tiene menos bits que el espacio de dirección VP-VC total, es necesario utilizar sólo dos bits de un bit para cada estado VC-VP. Por lo tanto cada bit de la SSRAM 84 almacena el estado de 4 VP-VC-s. El uso de dos bits significa que sólo cuatro estados pueden distinguirse: primero, segundo, tercero, u otro, y el último. El anfitrión detecta las celdas en el mismo orden que aparecieron en el enlace, posiblemente revueltas con las celdas para la mitad de un paquete en otros VC-s. De modo que el anfitrión también tiene que realizar un reensamble ATM secundario para encadenar las celdas de un paquete. Esto puede hacerse utilizando información parásita para reducir los requerimientos de memoria o por indexación directa como sobre la tarjeta. El circuito de monitor 34 puede producir información para la búsqueda de estado VPI/VCI bajo la suposición de que todos los VC's no tienen un reensamble concurrentemente pendiente. Esto puede liberar una memoria suficiente para permitir que los circuitos 34 mantengan una dirección de memoria anfitrión por VC de reensamble. Esto permitirá un reensamble total que colocará las celdas de un paquete en un lugar de memoria adyacente. La descripción previa de las modalidades preferidas se proporciona para permitir que una persona experta en la técnica haya y use la presente invención. Las diferentes modificaciones a estas modalidades serán fácilmente evidentes para aquellos expertos en la técnica y los principios genéricos definidos aquí pueden aplicarse a otras modalidades sin el uso de la facultad inventiva. De este modo, la presente invención no pretende limitarse a las modalidades descritas aquí sino por el espíritu y alcance de las reivindicaciones anexas.

Claims (31)

REIVINDICACION ES

1 .- Un método para verificar tráfico de información a través de un enlace de tráfico q ue transmite primeras y segundas señales de información d iferentes , cada una teniendo una pluralidad de capas de información y primeras y seg undas pluralidades de paq uetes de información en un sistema de verificación q ue tienen circuitos de verificación q ue incluyen circuitos procesadores y un servidor q ue opera cooperativamente con el circuito de verificación , que comprende los pasos de: segmentar los paquetes de información de la primera y segunda pluralidades de paq uetes de información en celdas de información para proporcionar primeras y segundas pluralidades correspondientes de celdas de información; intercalar las celdas de información de la primera y segunda pluralidades de celdas de información entre sí para proporcionar primeras y segundas celdas de información intercaladas; interceptar u na porción de las primeras y segundas celdas de información intercaladas para proporcionar celdas de información intercaladas interceptadas utilizando un interceptor acoplado al enlace de tráfico; separar u na capa de información de las celdas de información intercaladas interceptadas por medio del circuito de verificación para proporcionar u na señal de información restante q ue incluye porciones de las celdas de i nformación intercaladas interceptadas; reensamblar los paquetes de información intercalados interceptados de por lo menos una de las primeras y segundas pluralidades de paquetes de información dentro de la señal de información restante para proporcionar una pluralidad de paquetes de información reensamblados por medio del circuito procesador; y realizar un análisis en la pluralidad de paquetes de información reensamblados por medio del servidor.

2.- El método de acuerdo con la reivindicación 1, en donde la capa de información separada de las celdas de información intercaladas interceptadas comprende una capa de enlace de tráfico.

3.- El método de acuerdo con la reivindicación 1, en donde la señal de información restante comprende una señal de modo POS.

4.- El método de acuerdo con la reivindicación 2, en donde la capa de enlace de tráfico comprende estándares para transmitir las señales de información en las capas de enlace de tráfico.

5.- El método de acuerdo con la reivindicación 4, en donde la capa de enlace de tráfico comprende una representación del porcentaje de la capacidad de la capa de enlace de tráfico que se utiliza para información general.

6.- El método de acuerdo con la reivindicación 1, en donde los paquetes de información se proporcionan con encabezados y el paso de proporcionar una pluralidad de paquetes de información reensamblados además comprende el paso de reensamblar de acuerdo con los encabezados.

7.- El método de acuerdo con la reivindicación 6, en donde las celdas de información de la primera y segunda pluralidades de celdas de información tienen posiciones intercaladas y el paso de reensamble comprende el paso de seleccionar las celdas de por lo menos una de las primera y segunda pluralidades de celdas de información de sus posiciones intercaladas para proporcionar una señal de información reensamblada.

8.- El método de acuerdo con la reivindicación 1, que además comprende el paso de: acoplar los circuitos de verificación al servidor por medio de un puerto de gráficos acelerado.

9.- El método de acuerdo con la reivindicación 7, que además comprende el paso de: realizar un análisis sobre el paquete de información reensamblado por medio del servidor.

10.- El método de acuerdo con la reivindicación 9, en donde el análisis comprende la determinación de la cantidad de tráfico de información transmitido a través del enlace de tráfico.

11.- El método de acuerdo con la reivindicación 9, en donde cada señal de información incluye paquetes corrompidos y el análisis comprende una determinación del número de paquetes corrompidos.

12.- El método de acuerdo con la reivindicación 9, en donde las celdas se pierden durante la transmisión de cada señal de información y el análisis comprende la determinación del número de celdas perdidas.

13.- El método de acuerdo con la reivindicación 11, que comprende: un enlace de tráfico adicional, en donde la determinación del número de celdas corrompidas se hace de acuerdo con las celdas en ambos enlaces de tráfico.

14.- El método de acuerdo con la reivindicación 9, en donde los resultados del análisis se aplican a un sistema de informe.

15.- El método de acuerdo con la reivindicación 14, en donde el sistema de informe aplica los resultados del análisis al exterior del sistema de verificación.

16.- El método de acuerdo con la reivindicación 1, que comprende: un interceptor que se puede seleccionar para seleccionar una señal de información de una pluralidad de señales de información transmitidas a través de una pluralidad correspondiente de enlaces de tráfico para proporcionar una señal de información seleccionada.

17.- El método de acuerdo con la reivindicación 16, en donde la selección de la señal de información seleccionada es controlada por una computadora selectora.

18.- El método de acuerdo con la reivindicación 17, en donde la computadora selectora comprende el servidor.

19.- El método de acuerdo con la reivindicación 1, en donde el circuito de verificación comprende un procesador que se puede volver a configurar para permitir una pluralidad de aplicaciones diferentes que corresponden a una pluralidad de configuraciones diferentes del procesador que se puede volver a configurar.

20.- El método de acuerdo con la reivindicación 19, en donde el procesador que se puede volver a configurar se reconfigura bajo el control del servidor.

21.- El método de acuerdo con la reivindicación 1, que comprende el paso de: transmitir, por medio del enlace de tráfico, la pluralidad de paquetes de información reensambladas o ei sistema de verificación.

22.- Un sistema para verificar tráfico de información a través de un enlace de tráfico que transmite primeras y segundas señales de información diferentes, cada una teniendo una pluralidad de capas de información y primeras y segundas pluralidades de paquetes de información en un sistema de verificación que tiene circuitos de verificación que incluyen circuitos procesadores y un servidor que opera operativamente con los circuitos de verificación, que comprende: corresponder primeras y segundas pluralidades de celdas de información formadas por la segmentación de los paquetes de información de las primeras y segundas pluralidades de paquetes de información en celdas de información; intercalar las primeras y segundas celdas de información formadas por el intercalado de las celdas de información de las primeras y segundas pluralidades de celdas de información entre sí; un interceptor acoplado al enlace de tráfico para interceptar una porción de las primeras y segundas celdas de información intercaladas para proporcionar celdas de información intercaladas interceptadas; una señal de información restante que incluye porciones de las celdas de información intercaladas interceptadas formadas separando una capa de información de las celdas de información intercaladas interceptadas por medio de los circuitos de verificación; una pluralidad de paquetes de información reensamblados formados por los circuitos procesadores de acuerdo con los paquetes de información intercalados interceptados en por lo menos una de la primera y segunda pluralidades de paquetes de información dentro de la señal de información restante; y un análisis realizado por el servidor en la pluralidad de paquetes de información reensamblados.

23.- El sistema de acuerdo con la reivindicación 22, en donde la capa de información separada de las celdas de información intercaladas interceptadas comprende una capa de enlace de tráfico.

24.- El sistema de acuerdo con la reivindicación 22, en donde la señal de información restante comprende una señal de modo POS.

25.- El sistema de acuerdo con la reivindicación 23, en donde la capa de enlace de tráfico comprende una representación del porcentaje de la capacidad de la capa de enlace de tráfico que se utiliza para información general.

26.- El sistema de acuerdo con la reivindicación 25, en donde las celdas de información de la primera y segunda pluralidades de celdas de información tienen posiciones intercaladas y las celdas de por lo menos una de la primera y segunda pluralidades de celdas de información se selecciona de sus posiciones intercalas para proporcionar una señal de información reensamblada.

27.- El sistema de acuerdo con la reivindicación 22, que además comprende un puerto de gráficos acelerados para acoplar los circuitos de verificación al servidor.

28.- El sistema de acuerdo con la reivindicación 27, en donde el análisis comprende un análisis realizado sobre un paquete de información reensamblado por el procesador.

29.- El sistema de acuerdo con la reivindicación 28, en donde el análisis comprende la determinación de la cantidad de tráfico de información transmitido a través de un enlace de tráfico.

30.- El sistema de acuerdo con la reivindicación 29, en donde los resultados del análisis se aplican a un sistema de informe.

31.- El sistema de acuerdo con la reivindicación 30, en donde el sistema de informe es aplicado a los resultados del análisis al exterior del sistema de verificación.